公开(公告)号：CN102637739B

公开(公告)日：2017-04-12

申请号：CN201210028649.5

申请日：2012-02-07

Applicant: 瑞萨电子株式会社

Inventor： 村田龙纪 ,  小出优树

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/7843 ,  H01L21/2686 ,  H01L21/28518 ,  H01L21/76802 ,  H01L21/76825 ,  H01L21/76828 ,  H01L21/76829 ,  H01L21/76832 ,  H01L21/76837 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明的实施方式涉及一种具有张应力增加的绝缘膜的半导体器件及其制造方法。在半导体衬底之上形成氮化硅膜以便覆盖n沟道MISFET。氮化硅膜是可以由第一、第二和第三氮化硅膜制成的层叠膜。第一和第二氮化硅膜的总膜厚度小于在第一侧壁间隔体与第二侧壁间隔体之间的间距的一半。在沉积之后，第一和第二氮化硅膜受到处理以具有增加的张应力。第一、第二和第三氮化硅膜的总膜厚度不少于在第一与第二侧壁间隔体之间的间距的一半。第三氮化硅膜未受到增加张应力的处理或者可以受到更少数量的这样的处理。

公开(公告)号：CN101740516B

公开(公告)日：2014-03-26

申请号：CN200910221714.4

申请日：2009-11-11

Applicant: 瑞萨电子株式会社

Inventor： 小出优树

IPC: H01L21/8234 ,  H01L21/768 ,  H01L21/318 ,  H01L27/088

CPC classification number: H01L21/823807 ,  H01L29/7843

Abstract: 本发明提供一种半导体器件及其制造方法。本发明的技术思想旨在形成如下结构，即：叠层形成的氮化硅膜SN1、SN2以及SN3各自的膜厚不是一个定值，而是在保持合计的总膜厚不变的同时，按照从上层的氮化硅膜SN3到下层的氮化硅膜SN1的顺序使膜厚逐渐变薄。由此，在确保使变形硅技术实际有效的氮化硅膜SN1～SN3的拉伸应力的同时，特别是改善了最上层的氮化硅膜SN3的埋入特性。本发明的目的是提供一种即使在半导体器件日益实现小型化时，也能够提高半导体器件可靠性的技术。

公开(公告)号：CN102637739A

公开(公告)日：2012-08-15

申请号：CN201210028649.5

申请日：2012-02-07

Applicant: 瑞萨电子株式会社

Inventor： 村田龙纪 ,  小出优树

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/7843 ,  H01L21/2686 ,  H01L21/28518 ,  H01L21/76802 ,  H01L21/76825 ,  H01L21/76828 ,  H01L21/76829 ,  H01L21/76832 ,  H01L21/76837 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明的实施方式涉及一种具有张应力增加的绝缘膜的半导体器件及其制造方法。在半导体衬底之上形成氮化硅膜以便覆盖n沟道MISFET。氮化硅膜是可以由第一、第二和第三氮化硅膜制成的层叠膜。第一和第二氮化硅膜的总膜厚度小于在第一侧壁间隔体与第二侧壁间隔体之间的间距的一半。在沉积之后，第一和第二氮化硅膜受到处理以具有增加的张应力。第一、第二和第三氮化硅膜的总膜厚度不少于在第一与第二侧壁间隔体之间的间距的一半。第三氮化硅膜未受到增加张应力的处理或者可以受到更少数量的这样的处理。

公开(公告)号：CN101510536B

公开(公告)日：2012-07-18

申请号：CN200810186572.8

申请日：2008-12-25

Applicant: 瑞萨电子株式会社

Inventor： 小出优树 ,  南正隆

IPC: H01L23/482 ,  H01L21/60

CPC classification number: H01L24/12 ,  H01L23/3114 ,  H01L23/522 ,  H01L23/525 ,  H01L24/05 ,  H01L2224/0231 ,  H01L2224/0401 ,  H01L2224/0558 ,  H01L2224/05644 ,  H01L2224/13099 ,  H01L2224/13111 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01023 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/04941 ,  H01L2924/05042 ,  H01L2924/1306 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 本发明可使具有WPP技术的再配线的半导体装置的可靠性提高。再配线在半导体基板1S的面内具有彼此电性分离的本体图案2及虚设图案3。将与多层配线电性连接的本体图案2及浮动的虚设图案3设置成混合存在于半导体基板1S的面内。半导体基板1S的面内的本体图案2及虚设图案3合在一起的占有率，即再配线的占有率为35％以上且60％以下。