公开(公告)号：CN108807436A

公开(公告)日：2018-11-13

申请号：CN201810362139.9

申请日：2018-04-20

Applicant: 瑞萨电子株式会社

Inventor： 高桥史年 ,  国清辰也 ,  佐藤英则 ,  后藤洋太郎

IPC: H01L27/146

Abstract: 本申请涉及半导体器件及其制造方法。提供了一种半导体器件，其在不增加半导体芯片面积的情况下提高背面照射CMOS图像传感器的暗电流特性和传输效率。在CMOS图像传感器中，像素包括传输晶体管和具有pn结的光电二极管。在平面图中，通过隔离绝缘膜在构成光电二极管的n型区域上方形成反射层。反射层通过帽绝缘膜在传输晶体管的栅极电极上方延伸。第一层信号布线通过在栅极电极上方的层间绝缘膜中制作的接触孔电耦合到栅极电极和反射层两者，因此相同的电势被施加到栅极电极和反射层。

公开(公告)号：CN107104115A

公开(公告)日：2017-08-29

申请号：CN201611225358.X

申请日：2016-12-27

Applicant: 瑞萨电子株式会社

Inventor： 竹内阳介 ,  国清辰也

IPC: H01L27/146

CPC classification number: H01L27/14645 ,  H01L27/14603 ,  H01L27/1461 ,  H01L27/14612 ,  H01L27/1462 ,  H01L27/14621 ,  H01L27/14627 ,  H01L27/14643 ,  H01L27/14689 ,  H01L27/14698 ,  H01L31/1105 ,  H01L27/14609 ,  H01L27/14683

Abstract: 本发明涉及一种半导体器件及其制造方法。实现了半导体器件性能的提高。一种半导体器件包括：n‑型半导体区，其形成在p型阱中；n型半导体区，其比n‑型半导体区更靠近半导体衬底的主表面设置；以及p‑型半导体区，其形成在n‑型半导体区和n型半导体区之间。n‑型半导体区中的净杂质浓度低于n型半导体区中的净杂质浓度。p‑型半导体区中的净杂质浓度低于p型阱中的净杂质浓度。

公开(公告)号：CN108461395A

公开(公告)日：2018-08-28

申请号：CN201810194182.9

申请日：2014-01-24

Applicant: 瑞萨电子株式会社

Inventor： 佃荣次 ,  片山弘造 ,  园田贤一郎 ,  国清辰也

IPC: H01L21/283 ,  H01L27/115 ,  H01L27/11563 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/423 ,  H01L21/336 ,  H01L29/792

CPC classification number: H01L29/66545 ,  H01L21/283 ,  H01L27/115 ,  H01L27/11563 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/4234 ,  H01L29/66833 ,  H01L29/792

Abstract: 本发明涉及一种制造半导体器件的方法，包括：(a)在第一区域中经第一绝缘膜在半导体衬底上方形成第一伪栅电极，经第二绝缘膜在半导体衬底上方形成第二伪栅电极，在第二区域中经第三绝缘膜在半导体衬底上方形成第三伪栅电极，第二伪栅电极经第四绝缘膜与第一伪栅电极相邻，第二伪栅电极的高度大于第三伪栅电极的高度；(b)形成层间绝缘层以便与第一至第三伪栅电极的上表面重叠；(c)抛光层间绝缘层、第一至第三伪栅电极的各部分使其上表面从层间绝缘层暴露；(d)去除第一至第三伪栅电极；以及(e)在第一至第三开口部中填充含金属的膜，第一至第三开口部是在步骤(d)中已经去除第一至第三伪栅电极的区域。

公开(公告)号：CN109148494A

公开(公告)日：2019-01-04

申请号：CN201810490156.0

申请日：2018-05-21

Applicant: 瑞萨电子株式会社

Inventor： 后藤洋太郎 ,  国清辰也 ,  佐藤英则

IPC: H01L27/146

Abstract: 本发明提供一种固态摄像元件及其制造方法，在具有沿纵向层叠的两个以上半导体衬底的固态摄像元件中，通过微细的插塞将半导体衬底彼此之间电连接。将覆盖具有受光元件的半导体衬底(SB1)的第一背面的绝缘膜(IF1)与覆盖搭载有半导体元件的半导体衬底(SB2)的第二主面的层间绝缘膜(IL2)彼此接合。在该接合面，贯穿绝缘膜(IF1)的插塞(PG1)与埋入层间绝缘膜(IL2)的上表面的连接孔内的插塞(PG2)接合，上述受光元件与上述半导体元件经由插塞(PG1、PG2)而电连接。

公开(公告)号：CN103972177B

公开(公告)日：2018-03-30

申请号：CN201410035893.3

申请日：2014-01-24

Applicant: 瑞萨电子株式会社

Inventor： 佃荣次 ,  片山弘造 ,  园田贤一郎 ,  国清辰也

IPC: H01L21/336 ,  H01L27/11573 ,  H01L27/11568 ,  H01L29/792 ,  H01L21/283 ,  H01L27/115 ,  H01L29/423 ,  H01L27/11563

CPC classification number: H01L29/66545 ,  H01L21/283 ,  H01L27/115 ,  H01L27/11563 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/4234 ,  H01L29/66833 ,  H01L29/792

Abstract: 本发明公开了一种半导体器件的制造方法，该半导体器件具有较高可靠性的存储单元。在使存储单元形成区中的第一及第二堆叠结构PE1，PE2形成为比晶体管形成区的第三堆叠结构PE3高之后，再以覆盖第一至第三堆叠结构的方式形成层间绝缘膜，并对其进行抛光。

公开(公告)号：CN103972177A

公开(公告)日：2014-08-06

申请号：CN201410035893.3

申请日：2014-01-24

Applicant: 瑞萨电子株式会社

Inventor： 佃荣次 ,  片山弘造 ,  园田贤一郎 ,  国清辰也

IPC: H01L21/8247

CPC classification number: H01L29/66545 ,  H01L21/283 ,  H01L27/115 ,  H01L27/11563 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/4234 ,  H01L29/66833 ,  H01L29/792

Abstract: 本发明公开了一种半导体器件的制造方法，该半导体器件具有较高可靠性的存储单元。在使存储单元形成区中的第一及第二堆叠结构PE1，PE2形成为比晶体管形成区的第三堆叠结构PE3高之后，再以覆盖第一至第三堆叠结构的方式形成层间绝缘膜，并对其进行抛光。

公开(公告)号：CN108461395B

公开(公告)日：2022-08-23

申请号：CN201810194182.9

申请日：2014-01-24

Applicant: 瑞萨电子株式会社

Inventor： 佃荣次 ,  片山弘造 ,  园田贤一郎 ,  国清辰也

IPC: H01L21/283 ,  H01L27/115 ,  H01L27/11563 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/423 ,  H01L21/336 ,  H01L29/792

Abstract: 本发明涉及一种制造半导体器件的方法，包括：(a)在第一区域中经第一绝缘膜在半导体衬底上方形成第一伪栅电极，经第二绝缘膜在半导体衬底上方形成第二伪栅电极，在第二区域中经第三绝缘膜在半导体衬底上方形成第三伪栅电极，第二伪栅电极经第四绝缘膜与第一伪栅电极相邻，第二伪栅电极的高度大于第三伪栅电极的高度；(b)形成层间绝缘层以便与第一至第三伪栅电极的上表面重叠；(c)抛光层间绝缘层、第一至第三伪栅电极的各部分使其上表面从层间绝缘层暴露；(d)去除第一至第三伪栅电极；以及(e)在第一至第三开口部中填充含金属的膜，第一至第三开口部是在步骤(d)中已经去除第一至第三伪栅电极的区域。

公开(公告)号：CN107104115B

公开(公告)日：2021-11-26

申请号：CN201611225358.X

申请日：2016-12-27

Applicant: 瑞萨电子株式会社

Inventor： 竹内阳介 ,  国清辰也

IPC: H01L27/146

Abstract: 本发明涉及一种半导体器件及其制造方法。实现了半导体器件性能的提高。一种半导体器件包括：n‑型半导体区，其形成在p型阱中；n型半导体区，其比n‑型半导体区更靠近半导体衬底的主表面设置；以及p‑型半导体区，其形成在n‑型半导体区和n型半导体区之间。n‑型半导体区中的净杂质浓度低于n型半导体区中的净杂质浓度。p‑型半导体区中的净杂质浓度低于p型阱中的净杂质浓度。

公开(公告)号：CN102651381B

公开(公告)日：2016-10-19

申请号：CN201210048186.9

申请日：2012-02-24

Applicant: 瑞萨电子株式会社

Inventor： 国清辰也

IPC: H01L27/146

CPC classification number: H01L27/1463 ,  H01L27/14603 ,  H01L27/14643

Abstract: 一种半导体器件，其具有可以更可靠地防止像素间串扰的固态图像传感器。该器件包括：具有主表面的半导体衬底；第一导电类型杂质层，定位在所述衬底的主表面之上；光电换能器，包括在所述第一导电类型杂质层之上彼此接合的第一导电类型杂质区域和第二导电类型杂质区域；以及晶体管，配置包括光电换能器的单位像素并且电耦合到光电换能器。在平面图中，光电换能器周围的区域的至少一部分包含空气间隙并且还具有用于使一个光电换能器和与其相邻的另一个光电换能器彼此电绝缘的隔离绝缘层。隔离绝缘层抵靠在第一导电类型杂质层的顶表面上。

公开(公告)号：CN104882459A

公开(公告)日：2015-09-02

申请号：CN201510088918.0

申请日：2015-02-26

Applicant: 瑞萨电子株式会社

Inventor： 板垣圭一 ,  国清辰也

IPC: H01L27/146 ,  H01L21/66

CPC classification number: H04N5/341 ,  H01L27/14607 ,  H01L27/1461 ,  H01L27/14612 ,  H01L27/1462 ,  H01L27/14627 ,  H01L27/1463 ,  H01L27/14645 ,  H01L27/14689 ,  H04N5/2254

Abstract: 提供一种半导体器件及其制造方法和控制方法，该半导体器件能够在不使用彩色滤光片的情况下高精确度地检测每个颜色的光，特别是增强通过长波长光的光电转换获得的电荷的检测精确度。该半导体器件具有p型半导体衬底以及第一像素区域、第二像素区域和第三像素区域。这些区域均包括在p型半导体衬底中的p型阱区域和与其构成pn结的n型区域。第一像素区域的p型阱区域从主表面到最下部分比第二像素区域和第三像素区域的p型阱区域从主表面到最下部分更薄。在与第一像素区域和第二像素区域的p型阱区域的主表面相对的侧上，与p型阱区域邻接的掩埋p型阱区域被进一步放置。