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公开(公告)号：CN111293165B
公开(公告)日：2025-02-25
申请号：CN201910897839.2
申请日：2019-09-23
Inventor： 千大焕
Abstract: 本公开提供一种半导体器件，该半导体器件包括：衬底、n‑型层、多个沟槽、p型区域、p+型区域、n+型区域、栅电极、源电极和漏电极。半导体器件可以包括多个单位单元。多个单位单元中的单位单元可以包括：接触部分，在接触部分中，源电极与n+型区域接触；第一分支部分，在平面上设置在接触部分上方；以及第二分支部分，在平面上设置在接触部分下方，多个沟槽彼此间隔开并且在平面上以条带形状设置。
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公开(公告)号：CN110444606A
公开(公告)日：2019-11-12
申请号：CN201811333707.9
申请日：2018-11-09
IPC: H01L29/872 , H01L29/06 , H01L21/329
Abstract: 本发明涉及半导体装置及其制造方法。半导体装置可以包括：n型层、p+型区域、p-型区域、第一电极和第二电极，所述n型层设置在衬底的第一表面上；所述p+型区域设置在衬底的第一表面上；所述p-型区域设置在n型层的顶表面上；所述第一电极设置在p+型区域上和p-型区域上；所述第二电极设置在衬底的第二表面上；其中，p+型区域的侧表面和n型层的侧表面接触，并且p+型区域的厚度与n型层的厚度和p-型区域的厚度相同。
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公开(公告)号：CN109962109B
公开(公告)日：2023-04-28
申请号：CN201810590251.8
申请日：2018-06-08
Inventor： 千大焕
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明提供一种半导体器件，该半导体器件包括：n‑型层，设置在衬底的第一表面上；沟槽、n型区和p+型区，设置在n‑型层上；p型区，设置在n型区上；n+型区，设置在p型区上；栅绝缘层，设置在沟槽中；栅电极，设置在栅绝缘层上；源电极，设置在绝缘层、n+型区和p+型区上，该绝缘层设置在栅电极上；以及漏电极，设置在衬底的第二表面上。n型区包括第一部分和第二部分，第一部分与沟槽的侧表面接触并且平行于衬底的上表面延伸，第二部分与第一部分接触、与沟槽的侧表面隔开并且垂直于衬底的上表面延伸。
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公开(公告)号：CN108615767A
公开(公告)日：2018-10-02
申请号：CN201710616236.1
申请日：2017-07-26
Inventor： 千大焕
Abstract: 本发明提供半导体器件及其制造方法。半导体器件可以包括：n-型层，其设置在n+型碳化硅衬底的第一表面处；沟槽，其设置在n-型层处；p型区域、n+型区域和p+型区域，各设置在n-型层上部；栅极绝缘层，其设置在n-型层、n+型区域和p型区域上；栅电极，其设置在栅极绝缘层上；绝缘层，其设置在栅电极上；源电极，其设置在绝缘层上和沟槽中；以及漏电极，其设置在n+型碳化硅衬底的第二表面处，其中，源电极包括欧姆结区域和肖特基结区域。
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公开(公告)号：CN108615758A
公开(公告)日：2018-10-02
申请号：CN201710622691.2
申请日：2017-07-27
IPC: H01L29/40 , H01L29/78 , H01L21/336
CPC classification number: H01L29/1608 , H01L29/4236 , H01L29/66015 , H01L29/66068 , H01L29/66712 , H01L29/7802 , H01L29/7813 , H01L29/7827
Abstract: 本发明公开了半导体器件及其制造方法。一种半导体器件，可包括：n-型层，依次布置在n+型碳化硅衬底的第一表面处；p型区域，布置在n-型层中；辅助n+型区域，布置在p型区域上或p型区域中；n+型区域，布置在p型区域中；辅助电极，布置在辅助n+型区域和p型区域上；栅电极，与辅助电极分离并布置在n-型层上；源电极，与辅助电极和栅电极分离；以及漏电极，布置在n+型碳化硅衬底的第二表面处，其中，辅助n+型区域与n+型区域彼此分离，并且源电极与n+型区域接触。
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Patent Agency Ranking
公开(公告)号：CN111293165A
公开(公告)日：2020-06-16
申请号：CN201910897839.2
申请日：2019-09-23
Inventor： 千大焕
Abstract: 本公开提供一种半导体器件，该半导体器件包括：衬底、n-型层、多个沟槽、p型区域、p+型区域、n+型区域、栅电极、源电极和漏电极。半导体器件可以包括多个单位单元。多个单位单元中的单位单元可以包括：接触部分，在接触部分中，源电极与n+型区域接触；第一分支部分，在平面上设置在接触部分上方；以及第二分支部分，在平面上设置在接触部分下方，多个沟槽彼此间隔开并且在平面上以条带形状设置。
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公开(公告)号：CN110416317A
公开(公告)日：2019-11-05
申请号：CN201811317090.1
申请日：2018-11-07
Inventor： 千大焕
IPC: H01L29/808 , H01L29/06 , H01L21/335
Abstract: 本发明涉及半导体装置及其制造方法。所述半导体装置包括：按顺序设置在衬底的第一表面上的第一n-型层、第二n-型层和n+型区域。沟槽设置在第二n-型层的侧表面上，p型区域设置在第二n-型层和沟槽之间，并且栅极电极设置在沟槽的底表面上。源极电极设置在n+型区域上，而漏极电极设置在衬底的第二表面上。第二n-型层包括按顺序设置在第一n-型层上的第一浓度层、第二浓度层、第三浓度层和第四浓度层。
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公开(公告)号：CN109962110A
公开(公告)日：2019-07-02
申请号：CN201810593548.X
申请日：2018-06-11
Inventor： 千大焕
Abstract: 本公开提供一种半导体器件，包括衬底、n‑型层、n+型区域、p型区域、p+型区域、栅极绝缘层、栅电极、源电极以及漏电极，其中，在平面图中，n+型区域设置在n‑型层的左侧和右侧，并且在平面图中配置为形成带状图案，其中，在平面图中，p+型区域设置在n+型区域的外表面上，并且在平面图中配置为形成带状图案，其中，在平面图中，在n+型区域的内表面上设置有p型区域，并且p型区域在平面图中沿n+型区域的长度方向以预定间隔分离。
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公开(公告)号：CN109962109A
公开(公告)日：2019-07-02
申请号：CN201810590251.8
申请日：2018-06-08
Inventor： 千大焕
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明提供一种半导体器件，该半导体器件包括：n‑型层，设置在衬底的第一表面上；沟槽、n型区和p+型区，设置在n‑型层上；p型区，设置在n型区上；n+型区，设置在p型区上；栅绝缘层，设置在沟槽中；栅电极，设置在栅绝缘层上；源电极，设置在绝缘层、n+型区和p+型区上，该绝缘层设置在栅电极上；以及漏电极，设置在衬底的第二表面上。n型区包括第一部分和第二部分，第一部分与沟槽的侧表面接触并且平行于衬底的上表面延伸，第二部分与第一部分接触、与沟槽的侧表面隔开并且垂直于衬底的上表面延伸。
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公开(公告)号：CN108615766A
公开(公告)日：2018-10-02
申请号：CN201710612574.8
申请日：2017-07-25
Inventor： 千大焕
CPC classification number: H01L29/1608 , H01L29/4236 , H01L29/66 , H01L29/66068 , H01L29/7802 , H01L29/7827 , H01L29/7831
Abstract: 提供一种半导体器件及其制造方法。半导体器件包括设置在n+型碳化硅衬底的第一表面处的n-型层和设置在n-型层处的沟槽。此外，第一栅电极和第二栅电极设置在沟槽中并且彼此分离。源电极与第一栅电极和第二栅电极绝缘。另外，半导体包括设置在n+型碳化硅衬底的第二表面处的漏电极，设置为邻近于沟槽侧表面的第一沟道和设置在沟槽的下表面下方的第二沟道。第一沟道和第二沟道彼此分离。
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