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公开(公告)号：CN111009575A
公开(公告)日：2020-04-14
申请号：CN201811494037.9
申请日：2018-12-07
Inventor： 周洛龙
IPC: H01L29/423 , H01L29/78 , H01L29/808 , H01L21/04 , H01L21/336
Abstract: 本发明公开了半导体器件及其制造方法。根据本发明的示例性实施方式的半导体器件包括：n-型外延层，布置在衬底的第一表面上；p型区，布置在n-型外延层上；n+型区，布置在p型区上；栅极，布置在n-型外延层上；氧化膜，布置在栅极上；源电极，布置在氧化膜和n+型区上；以及漏电极，布置在衬底的第二表面上。栅极包括PN结部分。
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公开(公告)号：CN110444606A
公开(公告)日：2019-11-12
申请号：CN201811333707.9
申请日：2018-11-09
IPC: H01L29/872 , H01L29/06 , H01L21/329
Abstract: 本发明涉及半导体装置及其制造方法。半导体装置可以包括：n型层、p+型区域、p-型区域、第一电极和第二电极，所述n型层设置在衬底的第一表面上；所述p+型区域设置在衬底的第一表面上；所述p-型区域设置在n型层的顶表面上；所述第一电极设置在p+型区域上和p-型区域上；所述第二电极设置在衬底的第二表面上；其中，p+型区域的侧表面和n型层的侧表面接触，并且p+型区域的厚度与n型层的厚度和p-型区域的厚度相同。
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公开(公告)号：CN111276530A
公开(公告)日：2020-06-12
申请号：CN201910481899.6
申请日：2019-06-04
Inventor： 周洛龙
IPC: H01L29/06 , H01L21/329 , H01L29/872
Abstract: 本公开涉及半导体器件及其制造方法。根据本公开的示例性实施例的半导体器件包括：设置在基底的第一表面中的n-型层；设置在n-型层上的n型层；设置在n型层上的第一电极，以及设置在基底的第二表面中的第二电极，其中，n-型层的能带隙大于n型层的能带隙。
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公开(公告)号：CN108615758A
公开(公告)日：2018-10-02
申请号：CN201710622691.2
申请日：2017-07-27
IPC: H01L29/40 , H01L29/78 , H01L21/336
CPC classification number: H01L29/1608 , H01L29/4236 , H01L29/66015 , H01L29/66068 , H01L29/66712 , H01L29/7802 , H01L29/7813 , H01L29/7827
Abstract: 本发明公开了半导体器件及其制造方法。一种半导体器件，可包括：n-型层，依次布置在n+型碳化硅衬底的第一表面处；p型区域，布置在n-型层中；辅助n+型区域，布置在p型区域上或p型区域中；n+型区域，布置在p型区域中；辅助电极，布置在辅助n+型区域和p型区域上；栅电极，与辅助电极分离并布置在n-型层上；源电极，与辅助电极和栅电极分离；以及漏电极，布置在n+型碳化硅衬底的第二表面处，其中，辅助n+型区域与n+型区域彼此分离，并且源电极与n+型区域接触。
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公开(公告)号：CN108615730B
公开(公告)日：2023-05-23
申请号：CN201710755153.0
申请日：2017-08-29
Abstract: 一种半导体器件及其制造方法。一种半导体器件可以包括：n‑型层，其设置在n+型碳化硅衬底的第一表面处；p‑型区域、p型区域、n+型区域和p+型区域，各设置在n‑型层的上部；栅电极和源电极，各设置在n‑型层上并彼此绝缘；以及漏电极，其设置在n+型碳化硅衬底的第二表面处，其中，源电极与p‑型区域、n+型区域和p+型区域接触，并且源电极可以包括欧姆结区域和肖特基结区域，所述欧姆结区域设置在源电极与n+型区域的接触部分处以及源极区域与p+型区域的接触部分处，而所述肖特基结区域设置在源电极与p‑型区域的接触部分处。
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Patent Agency Ranking
公开(公告)号：CN108615758B
公开(公告)日：2021-09-24
申请号：CN201710622691.2
申请日：2017-07-27
IPC: H01L29/40 , H01L29/78 , H01L21/336
Abstract: 本发明公开了半导体器件及其制造方法。一种半导体器件，可包括：n‑型层，依次布置在n+型碳化硅衬底的第一表面处；p型区域，布置在n‑型层中；辅助n+型区域，布置在p型区域上或p型区域中；n+型区域，布置在p型区域中；辅助电极，布置在辅助n+型区域和p型区域上；栅电极，与辅助电极分离并布置在n‑型层上；源电极，与辅助电极和栅电极分离；以及漏电极，布置在n+型碳化硅衬底的第二表面处，其中，辅助n+型区域与n+型区域彼此分离，并且源电极与n+型区域接触。
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公开(公告)号：CN110444606B
公开(公告)日：2025-04-04
申请号：CN201811333707.9
申请日：2018-11-09
Abstract: 本发明涉及半导体装置及其制造方法。半导体装置可以包括：n型层、p+型区域、p‑型区域、第一电极和第二电极，所述n型层设置在衬底的第一表面上；所述p+型区域设置在衬底的第一表面上；所述p‑型区域设置在n型层的顶表面上；所述第一电极设置在p+型区域上和p‑型区域上；所述第二电极设置在衬底的第二表面上；其中，p+型区域的侧表面和n型层的侧表面接触，并且p+型区域的厚度与n型层的厚度和p‑型区域的厚度相同。
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公开(公告)号：CN110444605A
公开(公告)日：2019-11-12
申请号：CN201811320109.8
申请日：2018-11-07
IPC: H01L29/872 , H01L21/04
Abstract: 本发明涉及半导体装置及其制造方法。一种半导体装置可以包括设置在衬底的第一表面处的n-型层；设置在n-型层顶部处的p-型区域和p+型区域；设置在p-型区域和p+型区域上的第一电极；以及设置在衬底的第二表面处的第二电极，其中，第一电极包括设置在p-型区域上的第一金属层和设置在第一金属层上的第二金属层，并且所述第一金属层与p-型区域连续接触。
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公开(公告)号：CN108615730A
公开(公告)日：2018-10-02
申请号：CN201710755153.0
申请日：2017-08-29
CPC classification number: H01L29/1608 , H01L21/0445 , H01L29/1095 , H01L29/41766 , H01L29/4236 , H01L29/66068 , H01L29/7802 , H01L29/7806 , H01L29/7813 , H01L29/7827 , H01L29/7839 , H01L29/872 , H01L51/105 , H01L27/0727 , H01L21/8213
Abstract: 一种半导体器件及其制造方法。一种半导体器件可以包括：n-型层，其设置在n+型碳化硅衬底的第一表面处；p-型区域、p型区域、n+型区域和p+型区域，各设置在n-型层的上部；栅电极和源电极，各设置在n-型层上并彼此绝缘；以及漏电极，其设置在n+型碳化硅衬底的第二表面处，其中，源电极与p-型区域、n+型区域和p+型区域接触，并且源电极可以包括欧姆结区域和肖特基结区域，所述欧姆结区域设置在源电极与n+型区域的接触部分处以及源极区域与p+型区域的接触部分处，而所述肖特基结区域设置在源电极与p-型区域的接触部分处。
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公开(公告)号：CN114582951A
公开(公告)日：2022-06-03
申请号：CN202111055745.4
申请日：2021-09-09
Inventor： 周洛龙
IPC: H01L29/06 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 本申请涉及半导体设备及其制造方法。根据本公开的一个实施例的半导体设备，包括：导电区域、位于导电区域终止的部分处的末端区域，以及位于导电区域与末端区域之间的连接区域。导电区域包括：n+型衬底；n‑型层，该n‑型层位于n+型衬底的第一表面处；以及p型区域，该p型区域位于n‑型层上，以及栅电极，该栅电极填充穿透p型区域并位于n‑型层中的沟槽的内侧，并且位于导电区域终止的部分处的沟槽的侧壁是倾斜的。
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