公开(公告)号：CN118692991A

公开(公告)日：2024-09-24

申请号：CN202410815364.9

申请日：2024-06-24

Applicant: 湖南大学 ,  长沙半导体技术与应用创新研究院

Inventor： 刘渊 ,  陶全洋

IPC: H01L21/82 ,  H01L27/085

Abstract: 本发明提供一种用于晶体管垂直堆叠的集成方法，首先制备垂直凹槽和垂直印章，然后转移半导体沟道层和金属电极阵列形成悬浮结构，最后通过垂直印章对悬浮的半导体沟道层和金属电极阵列进行垂直层压。本发明通过一次垂直层压即可同时获得垂直堆叠的多层晶体管，简化了晶体管垂直堆叠的工艺过程。其次，本发明中垂直印章与凹槽完全嵌合，而且层压过程中不涉及溶液和机械应力，避免了界面的污染和器件结构的损伤，实现了晶体管的保形接触和无损垂直集成。

公开(公告)号：CN117393444A

公开(公告)日：2024-01-12

申请号：CN202311344095.4

申请日：2023-10-17

Applicant: 湖南大学 ,  长沙半导体技术与应用创新研究院

Inventor： 刘渊 ,  陆冬林

IPC: H01L21/60 ,  H01L21/768 ,  H01L23/538 ,  H01L21/34 ,  H01L25/07

Abstract: 一种范德华单片三维集成的方法，包括以下步骤：一)范德华电路层的预制备；二)范德华电路层的整体拾取和层压；三)范德华电路层和半导体沟道材料的逐层堆叠。本发明通过在牺牲晶圆上预制备所有的电路模块，避免了电路模块制备过程中的高能过程对半导体沟道材料的损伤。其次，本发明的层压温度在120℃以下，完全避免了上层器件集成对下层器件的损伤，实现了一种低温且无损的全范德华单片三维集成。本发明构筑了多层逻辑器件和逻辑/传感器件的单片三维集成器件。

公开(公告)号：CN115938948A

公开(公告)日：2023-04-07

申请号：CN202210638363.2

申请日：2022-06-08

Applicant: 湖南大学

Inventor： 刘渊 ,  孔令安

IPC: H01L21/34 ,  H01L29/786

Abstract: 一种热解制备金属‑半导体范德华接触的方法，包括以下步骤：1)配置热解有机缓冲层前驱体溶液；2)将所述热解有机缓冲层前驱体溶液旋涂于半导体表面并烘干形成热解有机缓冲层薄膜；3)在所述热解有机缓冲层薄膜上蒸镀金属形成电极；4)加热退火分解所述热解缓冲层薄膜。本发明通过旋涂热解有机薄膜作为缓冲层，通过旋涂在半导体材料上可以有效地保护了在热/电子束蒸镀金属化过程“高能量”的原子或团簇对材料的破坏，缓冲层完全分解成气体流走而不留下任何溶液或残留物，从而保证金属与半导体形成干净和原子级平整的vdW接触。

公开(公告)号：CN119852180A

公开(公告)日：2025-04-18

申请号：CN202510068811.3

申请日：2025-01-15

Applicant: 湖南大学

Inventor： 刘渊 ,  丁水妹 ,  李婉莹

IPC: H01L21/461 ,  H10D30/47

Abstract: 一种干式无污染的图案化晶圆级二维半导体的方法，包括：步骤(1)制作网格状的图案化三维印章；步骤(2)制作金属修饰的网格状的图案化三维印章；步骤(3)将所述金属修饰的网格状的图案化三维印章按压在晶圆级二维半导体上，以形成保型接触；步骤(4)将所述金属修饰的网格状的图案化三维印章与晶圆级二维半导体分离，即获得干式无污染的图案化晶圆级二维半导体。该方法可以无污染的、高效的、可扩展的对晶圆级二维半导体进行图案化。

公开(公告)号：CN117334642A

公开(公告)日：2024-01-02

申请号：CN202311359229.X

申请日：2023-10-19

Applicant: 湖南大学

Inventor： 刘渊 ,  李婉莹 ,  丁水妹

IPC: H01L21/78 ,  H01L21/288 ,  H01L21/445 ,  B82Y10/00 ,  B82Y30/00 ,  B82Y40/00

Abstract: 一种范德华金属剥离减薄二维层状半导体材料的方法，包括以下步骤：功能化基底表面,剥离二维层状半导体材料,制备范德华金属层,转移范德华金属层至二维层状半导体材料表面,拾起范德华金属层，即可获得范德华金属剥离减薄二维层状半导体材料。本发明利用范德华金属对二维层状半导体材料进行单原子层高精度地剥离减薄,可以在固定位置减薄且减薄后表面平整、不损害材料固有特性,而且可多次进行循环减薄。

公开(公告)号：CN113488373A

公开(公告)日：2021-10-08

申请号：CN202110766557.6

申请日：2021-07-07

Applicant: 湖南大学

Inventor： 刘渊 ,  李志伟

IPC: H01L21/02 ,  H01L29/06

Abstract: 一种干法制备大面积单层二维半导体阵列的方法，包括：(1)在基底上制备图案化的金网格薄膜，在金网格薄膜表面旋涂聚合物并烘干制备金网格胶带，将金网格胶带按压到二维半导体块材表面并加热，剥离金网格胶带，获得大面积连续单层二维半导体；(2)将带有大面积连续单层二维半导体的金网格胶带对准功能化的目标基底，按压接触，加热使大面积连续单层二维半导体与目标基底充分接触，然后冷却到室温，剥离金网格胶带，从而释放得到大面积单层二维半导体阵列。本发明可以制备材料表面的洁净度和本征性质不受影响的大面积单层的二维半导体阵列，且方便后续制备场效应管阵列器件和范德华异质结阵列堆叠。

公开(公告)号：CN114937694A

公开(公告)日：2022-08-23

申请号：CN202210595932.X

申请日：2022-05-30

Applicant: 湖南大学

Inventor： 刘渊 ,  李志伟

IPC: H01L29/417 ,  H01L21/335 ,  H01L29/778

Abstract: 一种滑动接触柔性二维电子器件的制备方法，包括以下步骤：步骤(1)：预制电极；步骤(2)：转移薄层二维材料至目标柔性基底表面；步骤(3)：转移预制电极至薄层二维材料表面；步骤(4)：对柔性基底施加应力：对步骤(3)后得到的柔性基底的两端施加应力，使得电极与薄层二维材料在柔性基底表面产生滑动释放应变。本发明减少了高能沉积金属过程对于二维晶格的破坏，实现在应变过程中的界面滑动，进而保证脆弱沟道材料不会被破坏，实现范德华接触器件抗应变范围超过115％，通过电极‑沟道材料界面滑动接触而提升柔性器件抗应变能力。

公开(公告)号：CN113488373B

公开(公告)日：2023-07-25

申请号：CN202110766557.6

申请日：2021-07-07

Applicant: 湖南大学

Inventor： 刘渊 ,  李志伟

IPC: H01L21/02 ,  H01L29/06

Abstract: 一种干法制备大面积单层二维半导体阵列的方法，包括：(1)在基底上制备图案化的金网格薄膜，在金网格薄膜表面旋涂聚合物并烘干制备金网格胶带，将金网格胶带按压到二维半导体块材表面并加热，剥离金网格胶带，获得大面积连续单层二维半导体；(2)将带有大面积连续单层二维半导体的金网格胶带对准功能化的目标基底，按压接触，加热使大面积连续单层二维半导体与目标基底充分接触，然后冷却到室温，剥离金网格胶带，从而释放得到大面积单层二维半导体阵列。本发明可以制备材料表面的洁净度和本征性质不受影响的大面积单层的二维半导体阵列，且方便后续制备场效应管阵列器件和范德华异质结阵列堆叠。

公开(公告)号：CN114664663A

公开(公告)日：2022-06-24

申请号：CN202210477249.6

申请日：2022-05-04

Applicant: 湖南大学

Inventor： 刘渊 ,  刘婉莹

IPC: H01L21/34 ,  H01L21/447 ,  H01L29/872

Abstract: 一种制备超小尺寸的垂直肖特基二极管的方法，包括：从牺牲衬底上机械剥离包括底电极的有机粘结层并倒置形成底电极；转移无悬挂键且原子级平整的薄层二维半导体材料到底电极上；从牺牲衬底上机械剥离包括顶电极的有机粘结层并转移层压至无悬挂键且原子级平整的薄层二维半导体材料上，释放有机柔性粘结层和顶电极，顶电极和底电极的功函数不同，分别与薄层二维半导体材料形成欧姆接触和肖特基接触。本发明将垂直肖特基二极管器件尺寸极限微缩到原子级厚度，为实现大的电流密度，低功耗和高频开关速度的集成器件和电路提供重要的途径。