-
公开(公告)号：CN116646399A
公开(公告)日：2023-08-25
申请号：CN202310531126.0
申请日：2023-05-11
Applicant: 湖南大学 , 北京微电子技术研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336 , H01L29/423
Abstract: 本发明涉及一种沟槽栅半导体器件及其制备方法，所述沟槽栅半导体器件包括：P+衬底；位于所述P+衬底上的N‑漂移区；位于所述N‑漂移区一侧的多阶介质层和P阱区，位于所述N‑漂移区另一侧的N+漏区；其中，所述多阶介质层内设有多晶硅栅，所述P阱区内设有N+阱区和P+区。在N‑漂移区引入多阶介质层，并利用台阶侧壁形成极薄的栅极氧化物，进而构成沟槽型的MOS结构，多晶硅下方和靠近漏极侧具有较厚的介质层；降低了LDMOS器件电场峰值和饱和电流密度，同时保持了器件优异的正向导通特性。
-
公开(公告)号：CN119364804B
公开(公告)日：2025-05-20
申请号：CN202411535150.2
申请日：2024-10-30
Applicant: 湖南大学
IPC: H10D30/60 , H10D30/01 , H01L23/552
Abstract: 本发明公开了一种抗辐射加固的SiC MOSFET器件结构及制备方法，包括N‑漂移层，所述N‑漂移层的下方设有N+衬底层，所述N+衬底层的下方设有漏极金属层，所述N‑漂移层的上方设有载流子存储层，所述载流子存储层的上方设有源极金属层，所述源极金属下方的中间设有JFET区，所述JFET区内部引入沟槽，所述沟槽的内部设有P型掺杂区和填充区，所述沟槽的两侧设有P‑base区，所述P‑base区内设有N+源区和P+区。本发明采用上述的一种抗辐射加固的SiC MOSFET器件结构及制备方法，大幅降低薄氧中的电场强度，从而提升SiC MOSFET器件抗单粒子穿能力；仅需增加沟槽刻蚀、沟槽侧壁和底部P型离子注入、沟槽回填等工艺既可，工艺复杂度不高。
-
公开(公告)号：CN114256355B
公开(公告)日：2024-11-15
申请号：CN202111674256.7
申请日：2021-12-31
Applicant: 湖南大学
IPC: H01L29/78 , H01L29/40 , H01L21/336
Abstract: 本发明属于半导体技术领域，具体涉及一种具有源极场板的高可靠性平面型分裂栅SiC MOSFET器件，元胞结构包括：漏极金属、N+衬底、N‑漂移区，N‑漂移区的顶部设有电流扩散层；N‑漂移区顶部设有P‑base区，P‑base区内还设有N+区和P+区，N+区以及P+区与源极金属相连；栅极结构包括多晶硅栅极与栅极氧化物、隔离填充层、绝缘层，所述栅极氧化物位于所述多晶硅栅极与源极金属、P‑base区、N+区、P+区和电流扩散层之间；电流扩散层通过栅极氧化物与源极金属相连；本发明在不削弱传统平面栅SiC MOSFET性能的情况下，改善了器件的高频品质优值(HF‑FOMs,High‑Frequency Figure‑of‑Merits)和动态工作性能。
-
公开(公告)号：CN112838084B
公开(公告)日：2023-05-12
申请号：CN202110006704.X
申请日：2021-01-05
Applicant: 湖南大学
Abstract: 本发明公布了一种SiC GTO与MESFET集成结构，包括：第一导电类型的衬底，位于衬底上表面的漂移区；位于漂移区上表面的第一基区；贯穿第一基区的隔离沟槽，隔离沟槽将所述第一基区分隔为第一区域和第二区域；填充在隔离沟槽内的第一隔离层；位于第一区域的第二掺杂半导体层、门极金属；位于第二掺杂半导体层的上表面的阳极金属；位于衬底的下表面的阴极金属；位于第二区域内的第二隔离层，位于第二隔离层内的第一掺杂半导体层；位于第一掺杂半导体层上表面的漏极金属、栅极金属和源极金属；位于第二隔离层的上表面的两端的隔离环接地pad。本发明高度集成，可大幅提高芯片可靠性和开关速度，并且可以在原有SiC GTO制备工艺中同步制备MESFET，有效控制制作成本。
-
公开(公告)号：CN114337225A
公开(公告)日：2022-04-12
申请号：CN202111651125.7
申请日：2021-12-30
Applicant: 湖南大学
Abstract: 本发明属于开关器件的健康管理技术领域，具体涉及一种基于健康状态监测提升变换器可靠性的方法，包括顺次连接的直流源、变换器拓扑、负载和监测装置，所述变换器拓扑包括开关器件，所述开关器件包括IGBT、SiC MOSFET和GaN HEMT；所述监测装置通过对开关器件的电参数或非电参数在线监测，并对获得的电参数或非电参数进行线性拟合，得到某些参数如均压电路中电压和均流电路中电流与开关器件老化情况的函数关系，用于预测所述开关器件的老化程度。本发明利用电路参数和精确的控制算法在监测装置的辅助下平衡各器件的老化程度，提高器件使用寿命从而达到减少维修成本，提高系统整体运行时间的目的。
-
Patent Agency Ranking
公开(公告)号：CN112289857A
公开(公告)日：2021-01-29
申请号：CN202011203998.7
申请日：2020-11-02
Applicant: 湖南大学
IPC: H01L29/74 , H01L29/744 , H01L29/06
Abstract: 本发明公布了一种具有双基区，双发射区的新型SiC GTO器件，垂直方向从阳极至阴极依次包括：P+发射区、N型基区、P‑型漂移区、P型缓冲区及N+型衬底；且P+发射区连接器件阳极，N型基区连接器件门极，N+型衬底连接器件阴极；所述N型基区在纵向上至少为1层结构；所述P+发射区在纵向上至少为1层结构。本发明具有注入效率高，电流增益大，门极电流稳定性高，所需驱动电流小，驱动功率小等优点，适用于高压、高脉冲电流的应用场合。
-
公开(公告)号：CN113644137B
公开(公告)日：2024-01-30
申请号：CN202110879170.1
申请日：2021-08-02
Applicant: 湖南大学
IPC: H01L29/868 , H01L29/861 , H01L29/06
Abstract: 本发明公布了一种大功率快恢复二极管结构，其特征在于，从上至下依次设置有第一电极层、第二导电类型的导通二区、第一导电类型的阻断层、第一导电类型的导通三区和第二电极层，所述导通二区的上表面嵌入多个第二导电类型的导通一区，多个所述导通一区间隔设置；所述导通一区和导通二区的上表面与第一电极层接触；所述导通二区的下表面与阻断层接触；所述阻断层与导通三区之间还设置有第一导电类型的过渡区；所述过渡区的下表面与导通三区连接；所述过渡区的上表面及侧面与阻断层连接。本发明高度集成，可以改善二极管阻断区载流子的分布，在提升快恢复二极管的反向恢复特性的前提下降低其正向导通压降。
-
公开(公告)号：CN112349770B
公开(公告)日：2021-11-19
申请号：CN202011059251.9
申请日：2020-09-30
Applicant: 湖南大学
IPC: H01L29/06 , H01L21/8258
Abstract: 本发明公布了一种碳化硅功率器件复合终端结构，其特征在于，包括器件元胞和复合终端，所述复合终端包括斜面刻蚀工艺形成的结终端延伸结构和离子注入工艺形成的结终端延伸结构。本发明还公开一种碳化硅功率器件复合终端结构的制备方法。本发明采用现有的工艺技术的同时提高了终端的耐压，进一步提高器件的可靠性和稳定性。
-
公开(公告)号：CN112909086A
公开(公告)日：2021-06-04
申请号：CN202110081435.3
申请日：2021-01-21
Applicant: 湖南大学
IPC: H01L29/423 , H01L21/28
Abstract: 本发明公布一种基于氮化物缓冲层的碳化硅叠层栅介质结构，其特征在于，包括碳化硅外延片，所述碳化硅外延片上表面生长或转移有氮化物缓冲层，所述氮化物缓冲层上表面生长有栅介质层。本发明提供一种基于氮化物缓冲层的碳化硅叠层栅介质结构及其制备方法，其中，氮化物缓冲层可以有效抑制后续栅介质制备过程中碳化硅的氧化，杜绝碳缺陷的产生，从而改善碳化硅界面，提高碳化硅器件的电学性能。
-
公开(公告)号：CN112349770A
公开(公告)日：2021-02-09
申请号：CN202011059251.9
申请日：2020-09-30
Applicant: 湖南大学
IPC: H01L29/06 , H01L21/8258
Abstract: 本发明公布了一种碳化硅功率器件复合终端结构，其特征在于，包括器件元胞和复合终端，所述复合终端包括斜面刻蚀工艺形成的结终端延伸结构和离子注入工艺形成的结终端延伸结构。本发明还公开一种碳化硅功率器件复合终端结构的制备方法。本发明采用现有的工艺技术的同时提高了终端的耐压，进一步提高器件的可靠性和稳定性。
-
-
-
-
-
-
-
-
-
Search Results
40
records
(took 0.03 seconds)
