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公开(公告)号：CN106783804B
公开(公告)日：2019-07-26
申请号：CN201611190346.8
申请日：2016-12-21
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L23/544 , G01R31/28
摘要： 本发明涉及集成电路测试技术领域，尤其涉及一种测试结构及利用该测试结构监测探针针痕偏移的方法。本发明的测试结构在常规的WAT(晶圆可接受测试)中引入一条新的测试结构，其金属焊盘数目N(N>＝4)与要监测的探针卡针脚数目一致，通过在每个金属焊盘下面放置一个有源器件，将N(N>＝4)个有源器件的栅极、源极、漏极和衬底并联起来分别接入4个不同的焊盘，通过量测焊盘下面不同位置的有源器件的饱和电流，实现实时监测探针针脚的偏移情况。
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公开(公告)号：CN113270393A
公开(公告)日：2021-08-17
申请号：CN202110518956.0
申请日：2021-05-12
申请人： 武汉新芯集成电路制造有限公司
发明人： 瞿奇
摘要： 本发明提供了一种测试键结构及晶圆堆叠结构，包括：至少一条测试键单元，测试键单元上分布有若干待测元件和多个间隔分布的测试垫，相邻测试垫之间的间距不完全相同，测试键单元内的多个测试垫关于测试键单元的中心轴不对称。测试键单元上相邻测试垫之间的间距不完全相同，即采用不均匀间距和不对称结构的测试垫设计，从而容易区分测试键单元上的测试垫顺序。提供一种可用于肉眼判断测试垫顺序的测试键结构，减少建立测试程序时出错的风险，并能明显减少排除故障的时间。杜绝确认下针位置时出现人为操作失误的风险。晶圆堆叠结构中合并单片晶圆的测试程序，节省测试时间，并减少重新编写测试程序的人力，以及出错的风险。
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公开(公告)号：CN107046020A
公开(公告)日：2017-08-15
申请号：CN201611147621.8
申请日：2016-12-13
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L23/544
摘要： 本发明涉及半导体测试技术，尤其涉及一种测试结构及其布设方法，设置多个焊盘并于每个焊盘底部设置一个下部电路，包括一第一焊盘，一第二焊盘，一第三焊盘和多个第四焊盘；于每个下部电路中设置数量相同且按方位分布的多个NMOS晶体管；采用第一组连线将所有NMOS晶体管的源极并联至第一焊盘上；采用第二组连线将所有NMOS晶体管的衬底并联至第二焊盘上；采用第三组连线将所有NMOS晶体管的栅极并联至第三焊盘上；采用第四组连线将相同位置上的NMOS晶体管的漏极并联至一个第四焊盘上，不同位置的NMOS晶体管对应不同的第四焊盘，能够同时测试多个测试结构，并分析下部电路中处于不同方位的NMOS晶体管的漏极电流变化情况，最终定位到探针卡上扎针位置的偏移方向。
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公开(公告)号：CN107046020B
公开(公告)日：2019-07-26
申请号：CN201611147621.8
申请日：2016-12-13
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L23/544
摘要： 本发明涉及半导体测试技术，尤其涉及一种测试结构及其布设方法，设置多个焊盘并于每个焊盘底部设置一个下部电路，包括一第一焊盘，一第二焊盘，一第三焊盘和多个第四焊盘；于每个下部电路中设置数量相同且按方位分布的多个NMOS晶体管；采用第一组连线将所有NMOS晶体管的源极并联至第一焊盘上；采用第二组连线将所有NMOS晶体管的衬底并联至第二焊盘上；采用第三组连线将所有NMOS晶体管的栅极并联至第三焊盘上；采用第四组连线将相同位置上的NMOS晶体管的漏极并联至一个第四焊盘上，不同位置的NMOS晶体管对应不同的第四焊盘，能够同时测试多个测试结构，并分析下部电路中处于不同方位的NMOS晶体管的漏极电流变化情况，最终定位到探针卡上扎针位置的偏移方向。
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公开(公告)号：CN106783804A
公开(公告)日：2017-05-31
申请号：CN201611190346.8
申请日：2016-12-21
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L23/544 , G01R31/28
CPC分类号： H01L22/30 , G01R31/2884 , G01R31/2891 , H01L22/34
摘要： 本发明涉及集成电路测试技术领域，尤其涉及一种测试结构及利用该测试结构监测探针针痕偏移的方法。本发明的测试结构在常规的WAT(晶圆可接受测试)中引入一条新的测试结构，其金属焊盘数目N(N>＝4)与要监测的探针卡针脚数目一致，通过在每个金属焊盘下面放置一个有源器件，将N(N>＝4)个有源器件的栅极、源极、漏极和衬底并联起来分别接入4个不同的焊盘，通过量测焊盘下面不同位置的有源器件的饱和电流，实现实时监测探针针脚的偏移情况。
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公开(公告)号：CN113270393B
公开(公告)日：2024-03-15
申请号：CN202110518956.0
申请日：2021-05-12
申请人： 武汉新芯集成电路制造有限公司
发明人： 瞿奇
摘要： 本发明提供了一种测试键结构及晶圆堆叠结构，包括：至少一条测试键单元，测试键单元上分布有若干待测元件和多个间隔分布的测试垫，相邻测试垫之间的间距不完全相同，测试键单元内的多个测试垫关于测试键单元的中心轴不对称。测试键单元上相邻测试垫之间的间距不完全相同，即采用不均匀间距和不对称结构的测试垫设计，从而容易区分测试键单元上的测试垫顺序。提供一种可用于肉眼判断测试垫顺序的测试键结构，减少建立测试程序时出错的风险，并能明显减少排除故障的时间。杜绝确认下针位置时出现人为操作失误的风险。晶圆堆叠结构中合并单片晶圆的测试程序，节省测试时间，并减少重新编写测试程序的人力，以及出错的风险。
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公开(公告)号：CN106601645B
公开(公告)日：2020-05-12
申请号：CN201611147623.7
申请日：2016-12-13
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L21/66
摘要： 本发明涉及半导体测试技术，尤其涉及一种测试结构及其布设方法，设置n个焊盘并于每个焊盘底部设置一个下部电路；采用第一组连线将所有NMOS晶体管的源极并联至第一焊盘上；采用第二组连线将所有NMOS晶体管的衬底并联至第二焊盘上；采用第三组连线将所有NMOS晶体管的栅极和漏极分别连接至n‑2个第三焊盘上，使得在第一焊盘和第二焊盘测试通电的情况下，每2个第三焊盘测试通电时仅得到单个NMOS晶体管的测试数据并且每个NMOS晶体管的测试数据均能通过n‑2个第三焊盘两两组合测试得到，通过焊盘底部的下部结构分析处于不同焊盘底部的不同方位的晶体管的漏极电流变化情况，最终定位到探针卡上扎针位置出现偏移的针脚以及该针脚的偏移方向。
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公开(公告)号：CN106601645A
公开(公告)日：2017-04-26
申请号：CN201611147623.7
申请日：2016-12-13
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L21/66
摘要： 本发明涉及半导体测试技术，尤其涉及一种测试结构及其布设方法，设置n个焊盘并于每个焊盘底部设置一个下部电路；采用第一组连线将所有NMOS晶体管的源极并联至第一焊盘上；采用第二组连线将所有NMOS晶体管的衬底并联至第二焊盘上；采用第三组连线将所有NMOS晶体管的栅极和漏极分别连接至n‑2个第三焊盘上，使得在第一焊盘和第二焊盘测试通电的情况下，每2个第三焊盘测试通电时仅得到单个NMOS晶体管的测试数据并且每个NMOS晶体管的测试数据均能通过n‑2个第三焊盘两两组合测试得到，通过焊盘底部的下部结构分析处于不同焊盘底部的不同方位的晶体管的漏极电流变化情况，最终定位到探针卡上扎针位置出现偏移的针脚以及该针脚的偏移方向。
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公开(公告)号：CN202770936U
公开(公告)日：2013-03-06
申请号：CN201220264047.5
申请日：2012-06-05
申请人： 武汉新芯集成电路制造有限公司 , 中芯国际集成电路制造(上海)有限公司
IPC分类号： G01R31/01
摘要： 本实用新型提出一种晶圆允收测试设备，提供多个探针卡托盘，配合不同测试所需要的探针卡，通过机械臂对应的移至测试头下方，使同一晶圆在不同Recipe测试时，避免了打开测试腔体来更换探针卡的操作，使晶圆允收测试过程简单化，提高晶圆允收测试的每小时晶圆吞吐量（WPH），减少晶圆允收测试过程中的污染。
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