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公开(公告)号：CN118156328A
公开(公告)日：2024-06-07
申请号：CN202410288458.5
申请日：2024-03-13
Applicant: 武汉新芯集成电路制造有限公司
IPC: H01L31/0224 , H01L31/107 , H01L31/18
Abstract: 本发明提供了一种半导体器件及其制造方法，半导体器件包括：衬底，所述衬底包括相背设置的第一表面与第二表面；沟槽隔离结构，从所述衬底的第一表面延伸至所述衬底内，所述沟槽隔离结构包括第一导电层，所述第一导电层与所述衬底之间绝缘；绝缘介质层，形成于所述衬底的第一表面和所述沟槽隔离结构上；第一开口、第二开口、第三开口，所述第一开口、所述第二开口位于所述绝缘介质层内，所述第一开口暴露所述衬底，所述第二开口暴露所述沟槽隔离结构的第一导电层，所述第三开口贯穿所述衬底；第二导电层，所述第二导电层填充所述第一开口形成第一电极，所述第二导电层填充所述第二开口并延伸至所述第二开口外形成金属栅格，所述第二导电层填充所述第三开口形成电引出结构。本发明的技术方案使得能够提高器件的可靠性和光学性能。
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公开(公告)号：CN118136614A
公开(公告)日：2024-06-04
申请号：CN202410255720.6
申请日：2020-11-13
Applicant: 武汉新芯集成电路制造有限公司
Inventor： 李银䄷
Abstract: 本揭示公开一种半导体器件，包含：半导体基底，具有相对的第一表面与第二表面；静电放电构件，设置于所述半导体基底的第一表面上的第一区内；焊垫，设置于所述半导体基底的第二表面上；多个导电构件，设置于所述半导体基底内所述第一区外围并接触所述焊垫；及导线，连接所述静电放电构件与所述多个导电构件中至少一个。
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公开(公告)号：CN118073378A
公开(公告)日：2024-05-24
申请号：CN202211477422.9
申请日：2022-11-23
Applicant: 武汉新芯集成电路制造有限公司
IPC: H01L27/146
Abstract: 本发明涉及一种垂直电荷转移成像传感器及其制造方法，其中，形成于衬底一侧的深沟槽内填充有第一隔离材料层并形成未填充空间，所述未填充空间与浅沟槽在半导体衬底顶部连通，第二隔离材料层填充所述浅沟槽和所述未填充空间，分别对应于深沟槽DT和浅沟槽ST形成深沟槽隔离和浅沟槽隔离。所述深沟槽隔离有助于减少串扰，并且，由于所述深沟槽的未填充空间与所述浅沟槽在半导体衬底顶部连通，在填充第二隔离材料层后，浅沟槽隔离的两端与深沟槽隔离连接，避免产生连通感光区和电荷读取区的间隙，能够降低感光区和电荷读取区的漏电风险，避免影响垂直电荷转移成像传感器的光电转换效率。
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公开(公告)号：CN118073375A
公开(公告)日：2024-05-24
申请号：CN202211476237.8
申请日：2022-11-23
Applicant: 武汉新芯集成电路制造有限公司
IPC: H01L27/146 , H04N25/70
Abstract: 本发明涉及一种垂直电荷转移成像传感器及其形成方法，其中，半导体衬底中形成的深沟槽隔离包括形成于深沟槽内的沟槽电极，为垂直电荷转移成像传感器提供了一个可操作端；所述半导体衬底被分隔出多个用于形成像素的第一衬底单元和位于多个第一衬底单元之间的第二衬底单元，所述沟槽电极的连接端形成于第二衬底单元内，即位于像素之间，可以减小位于第一衬底单元周围的沟槽电极部分与接触端之间的电压降，避免成像不均，可提升成像品质；在感光过程中，通过在连接第一衬底单元的电极与沟槽电极之间施加正偏压，能够提高深沟槽隔离与第一衬底单元的界面处的势垒，使光电子在该界面处被捕获的概率降低，有助于提高量子效率。
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公开(公告)号：CN118057921A
公开(公告)日：2024-05-21
申请号：CN202211452183.1
申请日：2022-11-18
Applicant: 武汉新芯集成电路制造有限公司
Abstract: 本申请公开了存储块、存储单元组以及存储器件。其中，存储块包括存储阵列，存储阵列包括多个堆叠条状结构和多个半导体结构，多个堆叠条状结构沿列方向间隔分布，每个堆叠条状结构沿行方向延伸，且包括沿高度方向交替层叠的绝缘条和导电条，每两个相邻的堆叠条状结构之间设置若干半导体结构，两个相邻的堆叠条状结构及设置于其之间的若干半导体结构参与形成一行存储子阵列，两个相邻的堆叠条状结构中的导电条作为该行存储子阵列的控制栅；每行存储子阵列包括沿行方向分布的多个存储单元组，每个存储单元组包括一对应的半导体结构，半导体结构沿高度方向延伸，在垂直于高度方向的平面上，半导体结构的横截面为环形，有利于提高器件的性能。
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Patent Agency Ranking
公开(公告)号：CN113675140B
公开(公告)日：2024-05-17
申请号：CN202110961312.9
申请日：2021-08-20
Applicant: 武汉新芯集成电路制造有限公司
Inventor： 林飞
IPC: H01L21/768 , H01L23/528
Abstract: 本发明提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：提供第一晶圆，所述第一晶圆包括衬底；形成通孔于所述第一晶圆中，所述通孔贯穿所述衬底；形成绝缘介质层覆盖所述通孔的侧壁；填充导电层于所述通孔中；去除对应位于所述衬底处的至少部分所述绝缘介质层，以在所述导电层与所述衬底之间形成气隙；以及，形成封口层以封住所述气隙。本发明使得导电层、绝缘介质层和衬底之间产生的寄生电容明显降低，从而使得半导体器件的性能得到提高。
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公开(公告)号：CN111834285B
公开(公告)日：2024-05-17
申请号：CN202010700294.4
申请日：2020-07-20
Applicant: 武汉新芯集成电路制造有限公司
IPC: H01L21/762 , H01L21/768
Abstract: 本发明提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：提供第一晶圆，刻蚀所述第一晶圆的正面，以形成第一沟槽于所述第一晶圆中；形成第一沟槽填充结构填充于所述第一沟槽中；形成第一器件层于所述第一晶圆和所述第一沟槽填充结构上；提供第二晶圆，将所述第一器件层键合到所述第二晶圆上；形成第二沟槽于所述第一晶圆的背面上，且所述第二沟槽与所述第一沟槽对准并连通，以组合形成深沟槽；以及，形成深沟槽隔离结构。本发明的技术方案能够在形成具有高深宽比的深沟槽的同时，还能改善刻蚀工艺的缺点，进而提升半导体器件的性能；并且，能够降低对刻蚀工艺和设备的要求，进而减少工厂的生产和制造成本。
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公开(公告)号：CN118039497A
公开(公告)日：2024-05-14
申请号：CN202211378614.4
申请日：2022-11-04
Applicant: 武汉新芯集成电路制造有限公司
Abstract: 本发明涉及一种半导体器件的形成方法及半导体器件。所述半导体器件的形成方法中，先形成堆叠芯片单元，再通过芯片‑晶圆键合将至少一个所述堆叠芯片单元键合到封装晶圆表面，并在所述封装晶圆及其上的所述堆叠芯片单元表面形成第一填充覆盖层以进行晶圆重塑，得到第一重塑晶圆，该形成方法将芯片级尺寸的堆叠芯片单元与晶圆级尺寸的封装晶圆堆叠，能够实现高密度的芯片堆叠，并且，可以通过芯片‑晶圆键合在第一重塑晶圆上继续键合所述堆叠芯片单元，能够进一步提高芯片堆叠密度，工艺效率高，有助于降低工艺成本和缩短制造周期。所述半导体器件的制作可采用上述半导体器件的形成方法。
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公开(公告)号：CN118016131A
公开(公告)日：2024-05-10
申请号：CN202410216937.6
申请日：2024-02-27
Applicant: 武汉新芯集成电路制造有限公司
Abstract: 本发明提供了一种半导体器件及其擦除方法和擦除掉电验证方法，在擦除存储体之前，编程相应的验证功能区的一部分验证数据存储位，擦除所述存储体之后，编程相应的所述验证功能区的另一部分所述验证数据存储位，若所述存储体擦除成功，则也会成功编程相应的所述验证功能区中的所有所述验证数据存储位，若发生擦除掉电，则只会编程相应的所述验证功能区中的一部分所述验证数据存储位，因此，在半导体器件上电之后，可以读取每个所述验证数据存储位中的数据，根据读取的数据即可判断所述半导体器件是否发生了擦除掉电。
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公开(公告)号：CN112420645B
公开(公告)日：2024-05-10
申请号：CN202011279659.7
申请日：2020-11-16
Applicant: 武汉新芯集成电路制造有限公司
IPC: H01L23/48 , H01L23/522 , H01L23/528
Abstract: 本发明提供了一种半导体器件及其制作方法中，第一开孔和待引出第一金属层沿第一晶圆的厚度方向在第一衬底上的投影无重叠；即形成第一开孔(TSV)的过程中不接触(暴露出)待引出第一金属层，本发明中的第一开孔(TSV)不同于常规工艺中的硅通孔(TSV)，避免了常规硅通孔(TSV)需要刻蚀停止在要引出的金属层上导致的金属层被过度损伤、溅射扩散等问题。所述待引出第一金属层分别通过第一再分布金属层和第一开孔中的第一互连层被引至第一晶圆厚度方向的上下两个端面上，第一晶圆形成双面开放式电连接结构，能够很好的与两侧键合的其他晶圆实现互连。
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