半导体集成电路器件
    1.
    发明授权

    公开(公告)号:CN101916591B

    公开(公告)日:2014-05-07

    申请号:CN201010003815.7

    申请日:2001-02-08

    IPC分类号: G11C16/08

    摘要: 本发明涉及具有多层布线和铜布线的半导体集成电路器件,降低缺陷挽救和调整的成本。利用第1层多晶硅作为浮置栅极的非易失性存储元件,存储用于挽救半导体中存储单元阵列缺陷的地址等。或者,在半导体集成电路器件的测试中对上述非易失性存储元件进行编程。形成非易失性存储元件,却不需要特别的工艺。就是,可用CMOS器件的形成工艺,形成非易失性存储元件。并且,在测试中进行编程,因而不需要用于编程的激光器等装置,能够缩短程编程上需要的时间,因而可以降低测试成本。

    半导体集成电路器件
    7.
    发明公开

    公开(公告)号:CN101916591A

    公开(公告)日:2010-12-15

    申请号:CN201010003815.7

    申请日:2001-02-08

    IPC分类号: G11C16/08

    摘要: 本发明涉及具有多层布线和铜布线的半导体集成电路器件,降低缺陷挽救和调整的成本。利用第1层多晶硅作为浮置栅极的非易失性存储元件,存储用于挽救半导体中存储单元阵列缺陷的地址等。或者,在半导体集成电路器件的测试中对上述非易失性存储元件进行编程。形成非易失性存储元件,却不需要特别的工艺。就是,可用CMOS器件的形成工艺,形成非易失性存储元件。并且,在测试中进行编程,因而不需要用于编程的激光器等装置,能够缩短程编程上需要的时间,因而可以降低测试成本。

    半导体集成电路器件
    8.
    发明授权

    公开(公告)号:CN100590739C

    公开(公告)日:2010-02-17

    申请号:CN01804803.X

    申请日:2001-02-08

    摘要: 关于具有多层布线和铜布线的半导体集成电路器件,降低缺陷挽救和调整的成本。利用第1层多晶硅作为浮置栅极的非易失性存储元件,存储用于挽救半导体中存储单元阵列缺陷的地址等。或者,在半导体集成电路器件的测试中对上述非易失性存储元件进行编程。形成非易失性存储元件,却不需要特别的工艺。就是,可用CMOS器件的形成工艺,形成非易失性存储元件。并且,在测试中进行编程,因而不需要用于编程的激光器等装置,能够缩短程编程上需要的时间,因而可以降低测试成本。

    半导体存储器
    9.
    发明授权

    公开(公告)号:CN1047249C

    公开(公告)日:1999-12-08

    申请号:CN94119568.6

    申请日:1994-12-21

    IPC分类号: G11C11/22

    摘要: 涉及使用用铁电体的半导体存储器,特别是可以得到不存在由于极化反转疲劳引起速度降低并且可以进行和DRAM进行相同的处理的非易失性存储器。在具有多个至少由1个晶体管和1个铁电体电容器构成的存储单元的存储器中,通常,作为易失性存储器即DRAM进行读出和写入。另一方面,仅在电源接通时,检测铁电体电容器的极化方向,进行变换为电容器的节点电位的动作。

    半导体存储器
    10.
    发明公开

    公开(公告)号:CN1112716A

    公开(公告)日:1995-11-29

    申请号:CN94119568.6

    申请日:1994-12-21

    IPC分类号: G11C11/22

    摘要: 涉及使用用铁电体的半导体存储器,特别是可以得到不存在由于极化反转疲劳引起速度降低并且可以进行和DRAM进行相同的处理的非易失性存储器。在具有多个至少由1个晶体管和1个铁电体电容器构成的存储单元的存储器中,通常,作为易失性存储器即DRAM进行读出和写入。另一方面,仅在电源接通时,检测铁电体电容器的极化方向,进行变换为电容器的节点电位的动作。