公开(公告)号：CN101996942A

公开(公告)日：2011-03-30

申请号：CN201010257257.7

申请日：2010-08-18

Applicant: 日本优尼山帝斯电子株式会社

Inventor： 舛冈富士雄 ,  新井绅太郎 ,  中村广记 ,  工藤智彦 ,  莫西·彼·拉玛拿 ,  沈南胜 ,  布德哈拉久·卡维沙·戴维 ,  星拿伐布

IPC: H01L21/768 ,  H01L23/52

CPC classification number: H01L29/66666 ,  H01L21/76804 ,  H01L21/76816 ,  H01L29/41741 ,  H01L29/42356 ,  H01L29/7827

Abstract: 本发明公开一种半导体器件及其制造方法，在该方法中，准备具备衬底、平面状半导体层、及柱状半导体层的构造体，且于柱状半导体层上部形成第2漏极/源极区域、形成接触窗阻挡膜、及形成接触窗层间膜，又于第2漏极/源极区域上形成接触窗。接触窗的形成包含：形成接触窗层的图案，且使用接触窗层的图案将接触窗层间膜蚀刻至接触窗阻挡膜，借此形成接触窗层用的接触窗孔，且通过蚀刻将残存于接触窗层用的接触窗孔的底部的接触窗阻挡膜予以去除的步骤；接触窗用的接触窗孔的底面对于衬底的投影面，位于形成于柱状半导体层上面及侧面的接触窗阻挡膜对于衬底的投影形状的外周内。

公开(公告)号：CN101866857A

公开(公告)日：2010-10-20

申请号：CN201010167317.6

申请日：2010-04-20

Applicant: 日本优尼山帝斯电子株式会社

Inventor： 舛冈富士雄 ,  中村广记 ,  新井绅太郎 ,  工藤智彦 ,  星拿伐布 ,  布德哈拉久·卡维沙·戴维 ,  沈南胜 ,  沙样珊·陆格玛尼·戴维

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/10 ,  H01L29/423

CPC classification number: H01L29/7827 ,  H01L29/42356 ,  H01L29/42392 ,  H01L29/458 ,  H01L29/66666 ,  H01L29/78642

Abstract: 本发明为一种半导体器件及制造方法，该方法包括：在衬底上形成第一柱状半导体层，并在位于该第一柱状半导体层下面的衬底上部形成第一平面半导体层；在该第一柱状半导体层的下部以及第一平面半导体层的全部或上部形成第一半导体层；围绕第一柱状半导体层的下侧壁以及在第一平面半导体层上方形成第一绝缘膜；围绕该第一柱状半导体层形成栅极绝缘膜和栅极电极；形成侧壁状第二绝缘膜，其围绕第一柱状半导体层的上侧壁并接触栅极电极的上表面，以及围绕栅极电极的侧壁；在第一柱状半导体层的上部形成第二半导体层，并在第一半导体层和第二半导体层之间形成半导体层；以及在第一半导体层的上表面以及第二半导体层的上表面分别形成金属半导体化合物。

公开(公告)号：CN102290441A

公开(公告)日：2011-12-21

申请号：CN201110151947.9

申请日：2011-06-01

Applicant: 日本优尼山帝斯电子株式会社

Inventor： 舛冈富士雄 ,  中村广记 ,  新井绅太郎 ,  工藤智彦 ,  崔敬仁 ,  李伊索 ,  姜禹 ,  李翔 ,  陈智贤 ,  沈南胜 ,  布里日捏兹索夫·维拉地米尔 ,  布德哈拉久·卡维沙·戴维 ,  星拿伐布

IPC: H01L29/78 ,  H01L29/786 ,  H01L27/092 ,  H01L21/336 ,  H01L21/8238

CPC classification number: H01L29/42392 ,  H01L21/26586 ,  H01L21/823814 ,  H01L21/823828 ,  H01L21/823871 ,  H01L21/823885 ,  H01L27/088 ,  H01L27/092 ,  H01L29/42384 ,  H01L29/4908 ,  H01L29/4958 ,  H01L29/66666 ,  H01L29/66772 ,  H01L29/78618 ,  H01L29/78642 ,  H01L29/78696

Abstract: 本发明公开了一种半导体器件及其制造方法。本发明的目的在提供一种既具有良好特性，又具有抑制半导体工艺中对于半导体制造装置与半导体器件所造成的金属污染的构造的半导体器件及其制造方法。本发明的半导体器件为nMOS SGT，由在垂直配置于第1平面状硅层上的第1柱状硅层表面并排配置的第1n+型硅层、包含金属的第1栅极电极、及第2n+型硅层所构成。再者，第1绝缘膜配置于第1栅极电极与第1平面状硅层之间，而第2绝缘膜配置于第1栅极电极的上面。此外，包含金属的第1栅极电极由第1n+型硅层、第2n+型硅层、第1绝缘膜、及第2绝缘膜所包围。

公开(公告)号：CN102280479A

公开(公告)日：2011-12-14

申请号：CN201110112870.4

申请日：2011-04-28

Applicant: 日本优尼山帝斯电子株式会社

Inventor： 舛冈富士雄 ,  中村广记 ,  新井绅太郎 ,  工藤智彦 ,  姜禹 ,  崔敬仁 ,  李伊索 ,  李翔 ,  陈智贤 ,  沈南胜 ,  布里日捏兹索夫·维拉地米尔 ,  布德哈拉久·卡维沙·戴维 ,  星拿伐布

IPC: H01L29/78 ,  H01L27/092 ,  H01L21/336 ,  H01L21/8238

CPC classification number: H01L29/66484 ,  H01L21/823885 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/42392 ,  H01L29/78642

Abstract: 本发明公开了一种半导体器件及其制造方法。半导体器件具备：平面状硅层上的柱状硅层；形成于柱状硅层的底部区域的第1n+型硅层；形成于柱状硅层的上部区域的第2n+型硅层；形成于第1及第2n+型硅层之间的沟道区域周围的栅极绝缘膜；具有形成于栅极绝缘膜周围的第1金属硅化合物层的栅极电极；形成于栅极电极与平面状硅层之间的绝缘膜；形成于柱状硅层的上部侧壁的绝缘膜边壁；形成于平面状硅层的第2金属硅化合物层；及形成于第2n+型硅层上的接触部。