公开(公告)号：CN101939828A

公开(公告)日：2011-01-05

申请号：CN200780102301.3

申请日：2007-12-05

申请人： 日本优尼山帝斯电子株式会社

发明人： 舛冈富士雄 ,  工藤智彦

IPC分类号： H01L21/336 ,  H01L29/78

CPC分类号： H01L29/7827 ,  H01L29/0657 ,  H01L29/41741 ,  H01L29/42356 ,  H01L29/42372 ,  H01L29/42392 ,  H01L29/78642

摘要： 本发明的课题为提供能解决三次元半导体的环绕式栅极半导体(SGT)因寄生电容的增加而增大消耗电力并降低动作速度，可实现SGT的高速化及低消耗电力的半导体器件。本发明的半导体器件具备：第2导电型杂质区域(510)，形成在第1导电型半导体衬底(100)的一部分；第1硅柱(810)，为任意横断面形状，且形成在第2导电型杂质区域(510)上；第1绝缘体(310)，包围第1硅柱(810)表面的一部分；栅极(210)，包围该第1绝缘体(310)；及第2硅柱(820)，含有第2导电型杂质区域(540)，且形成在第1硅柱(810)的上部。栅极以第2绝缘体自半导体衬底隔离而配置，并且，栅极以第2绝缘体自第2硅柱隔离而配置。栅极与半导体衬底间的电容比栅极电容还小，且栅极与第2硅柱间的电容比栅极电容还小。

公开(公告)号：CN101901836A

公开(公告)日：2010-12-01

申请号：CN201010194884.0

申请日：2010-05-31

申请人： 日本优尼山帝斯电子株式会社

发明人： 舛冈富士雄 ,  工藤智彦

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L29/08

CPC分类号： H01L29/4238 ,  H01L21/26586 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/42356 ,  H01L29/42392 ,  H01L29/66666 ,  H01L29/66742 ,  H01L29/7827 ,  H01L29/78618 ,  H01L29/78642

摘要： 本发明提供一种半导体器件，其目的在解决属于三次元半导体的SGT因为泄漏电流增加所致消耗电力的增大，而实现SGT的低消耗电力。本发明的半导体器件的特征在于，具备：第1导电型第1硅柱、包围该第1导电型第1硅柱的侧面的第1绝缘体及包围该第1绝缘体的栅极；在第1硅柱的下部具备有第2硅柱，在第1硅柱的上部具备有第3硅柱；并且，半导体器件由以下区域所构成：第2导电型高浓度杂质区域，形成在除第2硅柱的与第1硅柱的接触面以外的面；第1导电型杂质区域，由形成于第2硅柱的第2导电型高浓度杂质区域所包围；第2导电型高浓度杂质区域，形成在除第3硅柱的与第1硅柱的接触面以外的面；以及第1导电型杂质区域，由形成于第3硅柱的第2导电型高浓度杂质区域所包围；而第2硅柱与第3硅柱的第1导电型杂质区域较从第2硅柱与第3硅柱的底部延伸的耗尽区区域还大。

公开(公告)号：CN101946330A

公开(公告)日：2011-01-12

申请号：CN200980105301.8

申请日：2009-02-16

申请人： 日本优尼山帝斯电子株式会社

发明人： 舛冈富士雄 ,  工藤智彦 ,  新井绅太郎 ,  中村广记

IPC分类号： H01L29/786 ,  H01L29/423 ,  H01L29/49

CPC分类号： H01L29/78642 ,  H01L29/42392

摘要： 本发明的目的为提供一种环绕栅极晶体管的制造方法，具有用以使源极、漏极、栅极低电阻化的构造，且可得到所期望的栅极长度、源极、漏极形状与柱状半导体的直径。该制造方法包含有：形成柱状第1导电型半导体层的步骤；于柱状第1导电型半导体层的下部形成第2导电型半导体层的步骤；于柱状第1导电型半导体层的周围形成假性栅极绝缘膜及假性栅极电极的步骤；于栅极的上部和柱状第1导电型半导体层的上部侧壁隔着栅极绝缘膜而形成第1绝缘膜的步骤；于栅极的侧壁形成第1绝缘膜的步骤；于柱状第1导电型半导体层的上部形成第2导电型半导体层的步骤；在柱状第1导电型半导体层的上部和下部所形成的第2导电型半导体层和在栅极形成金属与半导体的化合物的步骤；及去除假性栅极绝缘膜及假性栅极电极而形成栅极绝缘膜及金属栅极电极的步骤。

公开(公告)号：CN102136496A

公开(公告)日：2011-07-27

申请号：CN201010547495.1

申请日：2010-11-12

申请人： 日本优尼山帝斯电子株式会社

发明人： 舛冈富士雄 ,  工藤智彦

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L29/08 ,  H01L27/092

CPC分类号： H01L29/7827 ,  H01L21/823431 ,  H01L29/0657 ,  H01L29/42356 ,  H01L29/42364 ,  H01L29/42372 ,  H01L29/42392 ,  H01L29/66666 ,  H01L29/78642

摘要： 本发明提供一种半导体元件和半导体器件，其中半导体器件通过增加三维半导体的环绕式栅极晶体管的导通电流，以实现环绕式栅极晶体管的高速动作的半导体器件。其通过提供半导体元件以解决所提出的课题，该半导体元件将源极、漏极及栅极阶层式地配置于衬底上；该半导体元件具备：硅柱；绝缘体，包围所述硅柱的侧面；栅极，包围所述绝缘体；源极区域，配置于所述硅柱的上部或下部；及漏极区域，配置于所述硅柱的下部或上部；所述硅柱与所述源极区域的接触面较所述硅柱与所述漏极区域的接触面还小。本发明的半导体器件的处理速度可高速化。

公开(公告)号：CN101946329A

公开(公告)日：2011-01-12

申请号：CN200980105298.X

申请日：2009-02-16

申请人： 日本优尼山帝斯电子株式会社

发明人： 舛冈富士雄 ,  工藤智彦 ,  新井绅太郎 ,  中村广记

IPC分类号： H01L29/786 ,  H01L21/28 ,  H01L21/336

CPC分类号： H01L29/78642 ,  H01L29/42392 ,  H01L29/66666 ,  H01L29/78609

摘要： 本发明的半导体器件的制造方法含有下列步骤：于平面状半体层上形成柱状的第1导电型半导体层的步骤；于平面状半导体层形成第1个第2导电型半导体层的步骤；于第1导电型半导体层的周围形成栅极绝缘膜及由金属所构成的栅极电极的步骤；于栅极上部且第1导电型半导体层上部侧壁及栅极电极侧壁将绝缘膜形成为侧墙状的步骤；于第1导电型半导体层上部形成第2个第2导电型半导体层的步骤；于第1个及第2个第2导电型半导体层与栅极电极形成金属与半导体的化合物的步骤；及于第1个及第2个第2导电型半导体层上形成接触部的步骤。

公开(公告)号：CN101996942A

公开(公告)日：2011-03-30

申请号：CN201010257257.7

申请日：2010-08-18

申请人： 日本优尼山帝斯电子株式会社

发明人： 舛冈富士雄 ,  新井绅太郎 ,  中村广记 ,  工藤智彦 ,  莫西·彼·拉玛拿 ,  沈南胜 ,  布德哈拉久·卡维沙·戴维 ,  星拿伐布

IPC分类号： H01L21/768 ,  H01L23/52

CPC分类号： H01L29/66666 ,  H01L21/76804 ,  H01L21/76816 ,  H01L29/41741 ,  H01L29/42356 ,  H01L29/7827

摘要： 本发明公开一种半导体器件及其制造方法，在该方法中，准备具备衬底、平面状半导体层、及柱状半导体层的构造体，且于柱状半导体层上部形成第2漏极/源极区域、形成接触窗阻挡膜、及形成接触窗层间膜，又于第2漏极/源极区域上形成接触窗。接触窗的形成包含：形成接触窗层的图案，且使用接触窗层的图案将接触窗层间膜蚀刻至接触窗阻挡膜，借此形成接触窗层用的接触窗孔，且通过蚀刻将残存于接触窗层用的接触窗孔的底部的接触窗阻挡膜予以去除的步骤；接触窗用的接触窗孔的底面对于衬底的投影面，位于形成于柱状半导体层上面及侧面的接触窗阻挡膜对于衬底的投影形状的外周内。

公开(公告)号：CN101946332A

公开(公告)日：2011-01-12

申请号：CN200980105303.7

申请日：2009-02-16

申请人： 日本优尼山帝斯电子株式会社

发明人： 舛冈富士雄 ,  新井绅太郎 ,  中村广记 ,  工藤智彦

IPC分类号： H01L29/786 ,  H01L21/28 ,  H01L21/336

CPC分类号： H01L29/78642 ,  H01L29/66787

摘要： 本发明提供一种环绕栅极晶体管的制造方法，用以获得源极、漏极、栅极的低电阻化的构造、及所希望的栅极长度、源极、漏极形状与柱状半导体的直径。该半导体器件的制造方法，包含：形成柱状第1导电型半导体层的步骤；在柱状第1导电型半导体层的下部形成第2导电型半导体层的步骤；在柱状第1导电型半导体层的周围形成栅极绝缘膜与栅极电极的步骤；在栅极上部且在柱状第1导电型半导体层的上部的侧壁形成绝缘膜的步骤；在栅极侧壁形成绝缘膜的步骤；在柱状第1导电型半导体层的上部形成第2导电型半导体层的步骤；及在形成于柱状第1导电型半导体层的上部与下部的第2导电型半导体层与栅极，形成金属与半导体的化合物的步骤。

公开(公告)号：CN101866857A

公开(公告)日：2010-10-20

申请号：CN201010167317.6

申请日：2010-04-20

申请人： 日本优尼山帝斯电子株式会社

发明人： 舛冈富士雄 ,  中村广记 ,  新井绅太郎 ,  工藤智彦 ,  星拿伐布 ,  布德哈拉久·卡维沙·戴维 ,  沈南胜 ,  沙样珊·陆格玛尼·戴维

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/10 ,  H01L29/423

CPC分类号： H01L29/7827 ,  H01L29/42356 ,  H01L29/42392 ,  H01L29/458 ,  H01L29/66666 ,  H01L29/78642

摘要： 本发明为一种半导体器件及制造方法，该方法包括：在衬底上形成第一柱状半导体层，并在位于该第一柱状半导体层下面的衬底上部形成第一平面半导体层；在该第一柱状半导体层的下部以及第一平面半导体层的全部或上部形成第一半导体层；围绕第一柱状半导体层的下侧壁以及在第一平面半导体层上方形成第一绝缘膜；围绕该第一柱状半导体层形成栅极绝缘膜和栅极电极；形成侧壁状第二绝缘膜，其围绕第一柱状半导体层的上侧壁并接触栅极电极的上表面，以及围绕栅极电极的侧壁；在第一柱状半导体层的上部形成第二半导体层，并在第一半导体层和第二半导体层之间形成半导体层；以及在第一半导体层的上表面以及第二半导体层的上表面分别形成金属半导体化合物。

公开(公告)号：CN102290441A

公开(公告)日：2011-12-21

申请号：CN201110151947.9

申请日：2011-06-01

申请人： 日本优尼山帝斯电子株式会社

发明人： 舛冈富士雄 ,  中村广记 ,  新井绅太郎 ,  工藤智彦 ,  崔敬仁 ,  李伊索 ,  姜禹 ,  李翔 ,  陈智贤 ,  沈南胜 ,  布里日捏兹索夫·维拉地米尔 ,  布德哈拉久·卡维沙·戴维 ,  星拿伐布

IPC分类号： H01L29/78 ,  H01L29/786 ,  H01L27/092 ,  H01L21/336 ,  H01L21/8238

CPC分类号： H01L29/42392 ,  H01L21/26586 ,  H01L21/823814 ,  H01L21/823828 ,  H01L21/823871 ,  H01L21/823885 ,  H01L27/088 ,  H01L27/092 ,  H01L29/42384 ,  H01L29/4908 ,  H01L29/4958 ,  H01L29/66666 ,  H01L29/66772 ,  H01L29/78618 ,  H01L29/78642 ,  H01L29/78696

摘要： 本发明公开了一种半导体器件及其制造方法。本发明的目的在提供一种既具有良好特性，又具有抑制半导体工艺中对于半导体制造装置与半导体器件所造成的金属污染的构造的半导体器件及其制造方法。本发明的半导体器件为nMOS SGT，由在垂直配置于第1平面状硅层上的第1柱状硅层表面并排配置的第1n+型硅层、包含金属的第1栅极电极、及第2n+型硅层所构成。再者，第1绝缘膜配置于第1栅极电极与第1平面状硅层之间，而第2绝缘膜配置于第1栅极电极的上面。此外，包含金属的第1栅极电极由第1n+型硅层、第2n+型硅层、第1绝缘膜、及第2绝缘膜所包围。

公开(公告)号：CN102280479A

公开(公告)日：2011-12-14

申请号：CN201110112870.4

申请日：2011-04-28

申请人： 日本优尼山帝斯电子株式会社

发明人： 舛冈富士雄 ,  中村广记 ,  新井绅太郎 ,  工藤智彦 ,  姜禹 ,  崔敬仁 ,  李伊索 ,  李翔 ,  陈智贤 ,  沈南胜 ,  布里日捏兹索夫·维拉地米尔 ,  布德哈拉久·卡维沙·戴维 ,  星拿伐布

IPC分类号： H01L29/78 ,  H01L27/092 ,  H01L21/336 ,  H01L21/8238

CPC分类号： H01L29/66484 ,  H01L21/823885 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/42392 ,  H01L29/78642

摘要： 本发明公开了一种半导体器件及其制造方法。半导体器件具备：平面状硅层上的柱状硅层；形成于柱状硅层的底部区域的第1n+型硅层；形成于柱状硅层的上部区域的第2n+型硅层；形成于第1及第2n+型硅层之间的沟道区域周围的栅极绝缘膜；具有形成于栅极绝缘膜周围的第1金属硅化合物层的栅极电极；形成于栅极电极与平面状硅层之间的绝缘膜；形成于柱状硅层的上部侧壁的绝缘膜边壁；形成于平面状硅层的第2金属硅化合物层；及形成于第2n+型硅层上的接触部。