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公开(公告)号：CN110674614B
公开(公告)日：2023-04-07
申请号：CN201910864147.8
申请日：2019-09-12
申请人： 无锡江南计算技术研究所
IPC分类号： G06F30/392
摘要： 本发明提供一种基于RX MASK中心点阵的信号眼图分析方法，涉及存储系统工程化技术领域，包括以下步骤：S1：获取存储数据信号仿真眼图；S2：自定义有效Rx MASK规格尺寸；S3：统计有效Rx MASK中心点阵；S4：基于MASK中心点阵对存储信号眼图进行分析评价；S5：获得最佳中心点以及摆幅裕量和时序裕量。本发明一种基于RX MASK中心点阵的信号眼图分析方法优选互连拓扑参数，优化访存信号通道，量化存储数据信号眼图质量评判标准，并确保存储系统有充分的设计裕量，还可以模拟训练机制的作业过程，根据摆幅和时序优先级权重配比，选择最恰当的中心点，计算对应的摆幅裕量、时序裕量。
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公开(公告)号：CN113345859B
公开(公告)日：2022-11-25
申请号：CN202110447006.3
申请日：2021-04-25
申请人： 无锡江南计算技术研究所
IPC分类号： H01L23/488
摘要： 本发明提供一种混合pitch封装引脚设计的芯片，涉及印制电路板技术领域，包括：由N个边缘引脚和1个中心引脚组成的引脚单元；N个边缘引脚排列成N边形，中心引脚位于N边形的中心；N边形的边长根据芯片的封装引脚所允许的最小间距确定。本发明合理有效，通过在多个方向交错排列封装引脚，在满足表面焊接工艺能力约束即不突破最小封装引脚pitch（中心距）的条件下，有效提高封装引脚排列密度，进而压缩封装尺寸，避免了因封装尺寸过大所导致的封装翘曲及焊接可靠性问题，从而可以有效提升封装的长期稳定性。
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公开(公告)号：CN113133219B
公开(公告)日：2022-09-09
申请号：CN202110447071.6
申请日：2021-04-25
申请人： 无锡江南计算技术研究所
摘要： 本发明提供一种基于交错阵列封装DDR4信号分配方法、芯片，涉及计算机系统技术领域，方法包括以下步骤：S1：两个0.8mm*1.4mm阵列的封装管脚，交错排布至对方形状中心；S2：在每个封装管脚的焊盘上钻孔；S3：在钻孔处接线，接线包括电源线、信号线以及地线，形成电源管脚、信号管脚和地管脚，使得在同一行上的电源管脚和地管脚交错分布，且任一电源管脚与相邻的地管脚之间具有两个信号管脚；S4：在任意一个地管脚和与之相邻的电源管脚之间安装封装电容。本发明合理有效，无需突破现有印制板工艺极限，仍可以有效提高芯片封装管脚的密度，实现更多高速DDR4信号优化分配和滤波电容布局设计，从而提高系统性能，可靠性高。
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公开(公告)号：CN113133219A
公开(公告)日：2021-07-16
申请号：CN202110447071.6
申请日：2021-04-25
申请人： 无锡江南计算技术研究所
摘要： 本发明提供一种基于交错阵列封装DDR4信号分配方法、芯片，涉及计算机系统技术领域，方法包括以下步骤：S1：两个0.8mm*1.4mm阵列的封装管脚，交错排布至对方形状中心；S2：在每个封装管脚的焊盘上钻孔；S3：在钻孔处接线，接线包括电源线、信号线以及地线，形成电源管脚、信号管脚和地管脚，使得在同一行上的电源管脚和地管脚交错分布，且任一电源管脚与相邻的地管脚之间具有两个信号管脚；S4：在任意一个地管脚和与之相邻的电源管脚之间安装封装电容。本发明合理有效，无需突破现有印制板工艺极限，仍可以有效提高芯片封装管脚的密度，实现更多高速DDR4信号优化分配和滤波电容布局设计，从而提高系统性能，可靠性高。
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公开(公告)号：CN110728108A
公开(公告)日：2020-01-24
申请号：CN201910859467.4
申请日：2019-09-11
申请人： 无锡江南计算技术研究所
IPC分类号： G06F30/392 , G06F30/398
摘要： 本发明提供一种超高速SerDes电路系统参数配置方法，涉及电路设计技术领域，该方法包括以下步骤：S1：提出封装上印制线和盲埋孔S参数；S2：提取出印制线S参数；S3：搭建过孔模型，仿真出S参数；S4：获取高速连接器S参数模型和SerDes IBIS-AMI模型；S5：搭建传输通道与SerDes仿真模型，仿真扫描出该传输通道在不同参数下的RX端眼图大小；S6：记录眼图最佳的参数组合，该参数组合即为适用于该传输通道的最佳参数。本发明一种超高速SerDes电路系统参数配置方法可以解决SerDes电路可配置参数组合过多的问题，获取封装、PCB、过孔等版图与结构，搭建传输通道模型，联合SerDes IBIS-AMI模型仿真，通过参数扫描得到对应传输通道下最优的参数组合，支持高速信号的稳定传输。
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公开(公告)号：CN110716613A
公开(公告)日：2020-01-21
申请号：CN201910867712.6
申请日：2019-09-14
申请人： 无锡江南计算技术研究所
摘要： 本发明公开了一种一体多段式运算插件互连组装结构。包括两块处理器卡、一块电源板卡、一块冷却板卡，处理器卡包括第一接口、第二接口，第一接口包括第一接口A、第一接口B，两处理器卡通过第一接口A与第一接口B垂直互连，冷却板卡设置在两块处理器卡中间，电源板卡上设置有第三接口，用以分别与两块处理器卡的第二接口互连。本发明还公开了一种一体多段式运算插件互连组装方法。本发明通过平行扣板连接器实现多块逻辑板卡与机械冷板组装互连，利用机械框架和连接器件分别构建机械定位与电气互连装置，并与主电源板形成一体多段式的互连组装结构。实现多种板卡部件紧耦合互连组装，并且提高了刀片装置的可维性。
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公开(公告)号：CN110676174A
公开(公告)日：2020-01-10
申请号：CN201910866272.2
申请日：2019-09-12
申请人： 无锡江南计算技术研究所
IPC分类号： H01L21/48 , H01L21/768
摘要： 本发明公开了一种封装高速信号过孔优化设计方法，包括：（1）、对过孔连接盘的最小孔径进行设计；（2）、对过孔反焊盘的盘径进行设计；（3）、对过孔反焊盘的深度进行设计；（4）依据上述设计确定封装高速信号孔盘结构。针对封装引脚BGA焊盘位置的阻抗不连续特性，综合过孔连接盘盘径、过孔反盘盘径、过孔反盘深度等多维参数进行过孔阻抗扫描，优化确定封装高速信号孔盘结构，可以有效提高封装高速信号过孔阻抗，降低封装高速信号回波损耗，改善封装高速信号传输特性。
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公开(公告)号：CN103049586B
公开(公告)日：2016-10-12
申请号：CN201110309029.4
申请日：2011-10-12
申请人： 无锡江南计算技术研究所
IPC分类号： G06F17/50
摘要： 一种电源分配系统目标阻抗的获取方法、电源分配系统的仿真方法以及电源分配系统的协同仿真方法。所述电源分配系统目标阻抗的获取方法包括：基于负载芯片的电学特性，获取电源分配系统对所述负载芯片的时域翻转电流；将所述时域翻转电流转换为频域翻转电流；获得与所述频域翻转电流对应的所述电源分配系统的目标阻抗。本发明的技术方案，得到了电源分配系统的准确的目标阻抗，防止了对电源分配系统的去耦电容的过设计，减小了电源分配系统的成本。
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公开(公告)号：CN102800644A
公开(公告)日：2012-11-28
申请号：CN201210324768.5
申请日：2012-09-05
申请人： 无锡江南计算技术研究所
IPC分类号： H01L23/498 , H01L23/12 , H01L21/58 , H01L21/60
CPC分类号： H01L2224/49171 , H01L2924/30107 , H01L2924/3011 , H01L2924/00
摘要： 本发明提供了一种DDR信号布线封装基板以及DDR信号布线封装方法。在芯片上对称放置多个DDR存储控制模块。在芯片之外的区域中，与多个DDR存储控制模块相对应地对称布置多个存储控制信号引脚。利用对称布置的多个DDR信号线将多个DDR存储控制模块之一分别相对应地连接至多个存储控制信号引脚之一。DDR信号布线封装基板包括依次层叠的地平面层、第一介质层、DDR信号层、第二介质层、以及DDR接口电源平面层；其中DDR接口电源平面层和地平面层同时选择作为DDR信号的参考平面层。通过对称布置的多个DDR信号过孔，将多个DDR存储控制模块之一分别相对应地连接至多个存储控制信号引脚之一。参照多个DDR信号过孔的位置相应地对称布置多个地孔。
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公开(公告)号：CN110727631B
公开(公告)日：2023-08-08
申请号：CN201910863825.9
申请日：2019-09-12
申请人： 无锡江南计算技术研究所
IPC分类号： G06F15/08
摘要： 本发明公开了一种基于双中板正交与非正交异构互连的H型组装方法。包括将左中板、右中板垂直放置并且将左中板、右中板的一端相互靠近，使左中板、右中板能够形成一个面；在左中板前后两侧面中远离右中板的一侧与右中板前后两侧面中远离左中板的一侧分别水平等数量放置节点插件；在左中板、右中板相互靠近处的一侧面上水平放置若干水平交换插件，使水平交换插件能够同时与左中板、右中板连接，在左中板、右中板相互靠近处的另一侧面上垂直放置若干垂直交换插件，使左中板、右中板上均设置有垂直交换插件。本发明提高节点与交换芯片组装密度，降低节点与交换芯片互连传输距离，提高了互连速率。
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