公开(公告)号：CN116137252A

公开(公告)日：2023-05-19

申请号：CN202111362753.3

申请日：2021-11-17

Applicant: 无锡华润上华科技有限公司

Inventor： 徐鹏龙 ,  许超奇 ,  林峰 ,  马春霞 ,  陈淑娴 ,  张仪

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本发明提供的集成MOS器件的制作方法中，基底的第一和第二MOS器件区上分别形成有第一和第二栅极结构，第一栅极结构的第一栅介质层的厚度小于第二栅极结构的第二栅介质层的厚度；基于图形化的第一掩膜层执行第一次掺杂处理，在第一栅极结构两侧的基底内形成具有第一导电类型的第一掺杂区，并在第二栅极结构两侧的基底内形成具有第一导电类型的第二掺杂区；继续基于第一掩膜层执行第二次掺杂处理，在第一栅极结构两侧的基底内形成具有第二导电类型的第三掺杂区，第三掺杂区位于第一掺杂区的上表层且延伸至第一栅导电层的下方。如此仅利用一个掩膜层即可形成第一掺杂区、第二掺杂区和第三掺杂区，有助于节省掩模版，降低制造成本。

公开(公告)号：CN119852249A

公开(公告)日：2025-04-18

申请号：CN202311347130.8

申请日：2023-10-17

Applicant: 无锡华润上华科技有限公司

Inventor： 徐鹏龙 ,  许超奇 ,  林峰 ,  陈淑娴 ,  马春霞

IPC: H01L23/31 ,  H01L21/762 ,  H01L23/48 ,  H01L21/768

Abstract: 本申请涉及一种半导体器件及其制备方法，该半导体器件包括：基体层；埋层，设于基体层上；顶硅层，设于埋层上；顶硅层上具有间隔排布的多个器件区；间隔排布的多个沟槽隔离结构，设于顶硅层上；至少两个沟槽隔离结构的部分结构位于相邻的两个器件区之间；该至少两个沟槽隔离结构中，相邻的两个沟槽隔离结构之间设有引出区，引出区设有与顶硅层电连接的电引出结构。如此，一方面，该至少两个沟槽隔离结构能够较好地对相邻的两个器件区进行隔离，降低两个器件区内器件的相互干扰；另一方面，电引出结构能够将沟槽隔离结构之间的感应电荷传导出去，从而改善沟槽隔离结构两侧的器件的电压耦合现象，有利于提高半导体器件的工作性能。

公开(公告)号：CN116264161A

公开(公告)日：2023-06-16

申请号：CN202111523100.9

申请日：2021-12-13

Applicant: 无锡华润上华科技有限公司

Inventor： 张仪 ,  许超奇 ,  陈淑娴 ,  林峰 ,  马春霞 ,  徐鹏龙

IPC: H01L21/336 ,  H01L29/78

Abstract: 本发明提供一种半导体器件及其制备方法。其中，在半导体器件的制备方法中，通过同一掩模，利用自对准工艺分别形成源极和引出区，精简工艺。并且，源极叠置于引出区上。即，源极和引出区在垂直于衬底的方向上呈层叠结构，则引出区不影响源极的尺寸；同时，空穴可直接经体区进入引出区，无需绕过源极进入引出区，缩小的电流路径，降低导通电阻，避免寄生NPN的开启，提高器件性能。此外，本发明还利用导电插塞贯穿源极，与引出区相接触，实现同时引出源极和引出区。其中，源极的所在区域经非晶化处理，有利于导电插塞中粘附层的生长，使得电接触效果好。因此，本发明不仅实现源极和引出区的同时引出，还降低工艺难度和导通电阻，提高槽型MOS性能。

公开(公告)号：CN116230639A

公开(公告)日：2023-06-06

申请号：CN202111467541.1

申请日：2021-12-03

Applicant: 无锡华润上华科技有限公司

Inventor： 许超奇 ,  陈淑娴 ,  马春霞 ,  张仪 ,  徐鹏龙 ,  林峰 ,  曹瑞彬

IPC: H01L21/8238 ,  H01L21/336 ,  H01L29/78

Abstract: 本发明提供的LDMOS集成器件的制作方法中，提供的半导体基底具有NLDMOS区和PLDMOS区；接着，于半导体基底上形成NLDMOS区上的介质层和PLDMOS区上的介质层，于NLDMOS区上的介质层上和/或PLDMOS区上的介质层上形成应力材料层，NLDMOS区上的介质层的厚度大于所述PLDMOS区上的介质层的厚度；然后，执行热处理，以调整应力材料层的应力，提升器件的电子迁移率；再去除应力材料层。如此，能够提升NLDMOS器件和/或PLDMOS器件的电子迁移率，实现在同一工艺流程中同时制备高性能NLDMOS和高性能PLDMOS；而且，NLDMOS区上的介质层的厚度大于PLDMOS区上的介质层的厚度，即既能使NLDMOS区的Big contact下的介质层厚度满足其RESURF需求，又能使PLDMOS区的Big contact下的介质层厚度满足其RESURF需求，可以整体提升LDMOS集成器件的Big contact的RESURF能力。

公开(公告)号：CN119364854A

公开(公告)日：2025-01-24

申请号：CN202310893413.6

申请日：2023-07-19

Applicant: 无锡华润上华科技有限公司

Inventor： 许超奇 ,  陈淑娴 ,  徐鹏龙 ,  张仪 ,  李春旭 ,  马春霞 ,  林峰

IPC: H10D86/00 ,  H10D86/01

Abstract: 本发明涉及一种集成纵向器件的SOI半导体结构及其制造方法，所述方法包括：获取晶圆，晶圆包括衬底，衬底上的掩埋介质层，掩埋介质层上的第一导电类型区，以及形成于第一导电类型区的底部、掩埋介质层上的第一电极掺杂区；在掩埋介质层上形成将第一导电类型区分隔为纵向器件区域和第一器件区域的隔离结构；通过CMOS工艺在第一器件区域形成CMOS器件主体、在纵向器件区域形成纵向器件主体；在纵向器件区域形成底部到达第一电极掺杂区的引出槽；向引出槽中填充导电材料，形成将第一电极掺杂区引出至器件正面的导电结构。本发明利用纵向导电结构将纵向器件的第一电极掺杂区从器件正面引出，从而能够采用与CMOS兼容的工艺，将纵向器件集成在工艺平台中。

公开(公告)号：CN119364810A

公开(公告)日：2025-01-24

申请号：CN202310882342.X

申请日：2023-07-18

Applicant: 无锡华润上华科技有限公司

Inventor： 许超奇 ,  陈淑娴 ,  徐鹏龙 ,  张仪 ,  李春旭 ,  马春霞 ,  林峰

IPC: H10D30/65 ,  H10D30/01 ,  H10D86/01 ,  H10D86/00 ,  H01L21/762

Abstract: 本发明涉及一种集成槽栅纵向器件的SOI工艺平台及其制造方法，所述工艺平台包括：衬底；掩埋介质区，设于衬底中；第一器件主体，设于掩埋介质区上；纵向器件主体，包括第一阱区、第一源极区、第一漏极区以及沟槽栅；第一阱区设于衬底中；沟槽栅向下贯穿第一阱区伸入衬底中，沟槽栅包括位于第一沟槽内表面的栅介质层及位于第一沟槽内且被栅介质层包围的第一栅极；第一源极区设于第一阱区中、且位于沟槽栅的周围；第一漏极区设于衬底背面；第一隔离结构，位于第一器件主体和纵向器件主体之间，且底部到达掩埋介质层。本发明利用SOI的特性配合隔离结构将第一器件与纵向器件隔离，可以使整个电路更加安全可靠。