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公开(公告)号：CN110047929A
公开(公告)日：2019-07-23
申请号：CN201910033481.9
申请日：2019-01-14
Applicant: 意法半导体股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 本公开涉及具有沟槽栅极的半导体电子器件及其制造方法。一种垂直导电半导体电子器件，包括：半导体本体；在半导体本体中的体区；在体区中的源极端子；与源极区域空间相对的漏极端子；以及穿过体区和源极区域延伸深入半导体本体的沟槽栅极。沟槽栅极包括掩埋在半导体本体中的多孔氧化硅的电介质区域，以及延伸在多孔氧化硅的电介质区域和第一侧之间的栅极导电区域。
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公开(公告)号：CN110047817A
公开(公告)日：2019-07-23
申请号：CN201910033479.1
申请日：2019-01-14
Applicant: 意法半导体股份有限公司
IPC: H01L23/64
Abstract: 本公开的实施例涉及具有埋置电容器的半导体裸片以及制造半导体裸片的方法。半导体本体包括前侧和背侧，并且被配置成支撑电子电路。埋置区域被设置在半导体本体中，位于电子电路和背侧之间的位置处。埋置区域包括导电材料层和电介质层，其中电介质层被布置在导电材料层和半导体本体之间。导电路径在埋置区域和前侧之间延伸，以形成用于电气接入导电材料层的路径。由此形成电容器，其中导电材料层提供电容器极板，并且电介质层提供电容器电介质。另一个电容器极板由半导体本体提供，或者由埋置区域中的另一导电材料层提供。
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公开(公告)号：CN110047817B
公开(公告)日：2024-03-19
申请号：CN201910033479.1
申请日：2019-01-14
Applicant: 意法半导体股份有限公司
IPC: H01L23/64
Abstract: 本公开的实施例涉及具有埋置电容器的半导体裸片以及制造半导体裸片的方法。半导体本体包括前侧和背侧，并且被配置成支撑电子电路。埋置区域被设置在半导体本体中，位于电子电路和背侧之间的位置处。埋置区域包括导电材料层和电介质层，其中电介质层被布置在导电材料层和半导体本体之间。导电路径在埋置区域和前侧之间延伸，以形成用于电气接入导电材料层的路径。由此形成电容器，其中导电材料层提供电容器极板，并且电介质层提供电容器电介质。另一个电容器极板由半导体本体提供，或者由埋置区域中的另一导电材料层提供。
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公开(公告)号：CN112992847A
公开(公告)日：2021-06-18
申请号：CN202011500998.3
申请日：2020-12-18
Applicant: 意法半导体股份有限公司
IPC: H01L23/498 , H01L23/538 , H01L29/06 , H01L21/48 , H01L21/762 , H01L21/768
Abstract: 本公开的各实施例涉及具有在浅沟槽下的深插塞的集成设备。集成设备包括深插塞。深插塞由深沟槽形成，深沟槽从浅沟槽隔离的浅表面在半导体主体中延伸。沟槽接触件通过浅沟槽，在浅沟槽的浅表面处与深沟槽的导电填料接触。系统包括至少一个具有深插塞的集成设备。而且，用于制造该集成设备的对应过程包括以下步骤：在形成浅沟槽隔离和沟槽窗口之前形成和填充深沟槽，沟槽接触件延伸通过该沟槽窗口以与导电填料接触。半导体主体具有一定厚度，并且深沟槽小于该厚度地延伸到半导体主体中。
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公开(公告)号：CN106206439A
公开(公告)日：2016-12-07
申请号：CN201510834274.5
申请日：2015-11-25
Applicant: 意法半导体股份有限公司
IPC: H01L21/8238 , H01L27/092
CPC classification number: H01L23/5226 , H01L21/76802 , H01L21/76816 , H01L21/76819 , H01L21/76829 , H01L21/76877 , H01L21/823871 , H01L23/485 , H01L23/53295 , H01L27/092
Abstract: 本公开涉及用无边界接触技术制造集成电子器件尤其是CMOS器件的方法。为了制造集成电子器件(5)，第一材料的保护层(20)形成在具有不平坦表面(6)的主体(3,6)上方；第二材料的介电层(22)形成在保护层上方，第二材料相对于第一材料可被选择性地蚀刻；第三材料的中间层二材料可被选择性地蚀刻；第四材料的第二介电层(24)形成在中间层上方，第四材料相对于第三材料可被选择性地蚀刻；通孔(35)形成为穿过第二介电层、中间层、第一介电层和保护层；以及导电材料的电接触件(4)形成在通孔中。(23)形成在第一介电层上方，第三材料相对于第
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Patent Agency Ranking
公开(公告)号：CN110047929B
公开(公告)日：2023-04-18
申请号：CN201910033481.9
申请日：2019-01-14
Applicant: 意法半导体股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 本公开涉及具有沟槽栅极的半导体电子器件及其制造方法。一种垂直导电半导体电子器件，包括：半导体本体；在半导体本体中的体区；在体区中的源极端子；与源极区域空间相对的漏极端子；以及穿过体区和源极区域延伸深入半导体本体的沟槽栅极。沟槽栅极包括掩埋在半导体本体中的多孔氧化硅的电介质区域，以及延伸在多孔氧化硅的电介质区域和第一侧之间的栅极导电区域。
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公开(公告)号：CN115701653A
公开(公告)日：2023-02-10
申请号：CN202210915888.6
申请日：2022-08-01
Applicant: 意法半导体股份有限公司
IPC: H01L23/485 , H01L23/31 , H01L21/56 , H01L21/60
Abstract: 本公开的实施例涉及集成电路芯片及其制造方法。用于集成电路芯片的后段制程(BEOL)结构包括提供焊盘的最后金属结构。焊盘上的钝化结构包括第一开口，其延伸暴露焊盘的上表面。共形氮化物层在钝化结构上延伸并与焊盘的上表面接触。绝缘材料层覆盖共形氮化物层，并包括延伸穿过绝缘材料层和共形氮化物层两者的第二开口。在焊盘的上表面上的共形氮化物层的底部与第二开口自对准。
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公开(公告)号：CN209461454U
公开(公告)日：2019-10-01
申请号：CN201920056837.6
申请日：2019-01-14
Applicant: 意法半导体股份有限公司
IPC: H01L23/64
Abstract: 本公开的实施例涉及集成电路。一种集成电路，包括：半导体本体，包括前侧和背侧，并且被配置成支撑电子电路；埋置区域，被设置在半导体本体中，位于电子电路和背侧之间的位置处，埋置区域包括导电材料层和电介质层，其中电介质层被布置在导电材料层和半导体本体之间；以及导电路径，在埋置区域和前侧之间延伸，以形成用于电气接入导电材料层的路径。由此形成电容器，其中导电材料层提供电容器极板，并且电介质层提供电容器电介质。另一个电容器极板由半导体本体提供，或者由埋置区域中的另一导电材料层提供。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN218498062U
公开(公告)日：2023-02-17
申请号：CN202222005755.3
申请日：2022-08-01
Applicant: 意法半导体股份有限公司
IPC: H01L23/485 , H01L23/31 , H01L21/56 , H01L21/60
Abstract: 本公开的实施例涉及集成电路芯片。一种集成电路芯片，包括：前段制程FEOL结构；后段制程BEOL结构，在FEOL结构上；其中BEOL结构包括：最后金属结构，提供结合焊盘；钝化结构，覆盖最后金属结构的外围区域并且包括延伸穿过钝化结构并且暴露最后金属结构的上表面的第一开口；共形氮化物层，在钝化结构上延伸并且与最后金属结构的上表面接触；以及绝缘材料层，覆盖共形氮化物层并且包括延伸穿过绝缘材料层和共形氮化物层的第二开口，其中在最后金属结构的上表面上的共形氮化物层的底部与第二开口自对准。利用本公开的实施例有利地支持在钝化氮化物层和高压金属焊盘之间形成物理连接，而不需要专门的镍－钯精整或专用的处理掩模。
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公开(公告)号：CN205645810U
公开(公告)日：2016-10-12
申请号：CN201520949560.1
申请日：2015-11-25
Applicant: 意法半导体股份有限公司
IPC: H01L27/092
CPC classification number: H01L23/5226 , H01L21/76802 , H01L21/76816 , H01L21/76819 , H01L21/76829 , H01L21/76877 , H01L21/823871 , H01L23/485 , H01L23/53295 , H01L27/092
Abstract: 为了制造集成电子器件(5)，第一材料的保护层(20)形成在具有不平坦表面(6)的主体(3,6)上方；第二材料的介电层(22)形成在保护层上方，第二材料相对于第一材料可被选择性地蚀刻；第三材料的中间层(23)形成在第一介电层上方，第三材料相对于第二材料可被选择性地蚀刻；第四材料的第二介电层(24)形成在中间层上方，第四材料相对于第三材料可被选择性地蚀刻；通孔(35)形成为穿过第二介电层、中间层、第一介电层和保护层；以及导电材料的电接触件(4)形成在通孔中。
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