改良的沟槽内轮廓
    2.
    发明授权

    公开(公告)号:CN103907182B

    公开(公告)日:2018-01-09

    申请号:CN201280051888.0

    申请日:2012-09-26

    Abstract: 在此描述一种在半导体基板中蚀刻凹部的方法。该方法可包含:在基板的沟槽中形成介电衬垫层,其中该衬垫层具有第一密度。该方法也可包含:至少部分位在该沟槽中于该衬垫层上沉积第二介电层。该第二介电层在沉积后最初为可流动,并且有第二密度,该第二密度低于该衬垫的第一密度。该方法可进一步包括:将该基板暴露至干式蚀刻剂,其中该蚀刻剂移除该第一衬垫层与该第二介电层的一部分而形成凹部,其中该干式蚀刻剂包括含氟化合物与分子氢,且其中移除该第一介电衬垫层与移除该第二介电层的蚀刻速率比为约1:1.2至约1:1。

    改良的沟槽内轮廓
    5.
    发明公开

    公开(公告)号:CN103907182A

    公开(公告)日:2014-07-02

    申请号:CN201280051888.0

    申请日:2012-09-26

    Abstract: 在此描述一种在半导体基板中蚀刻凹部的方法。该方法可包含:在基板的沟槽中形成介电衬垫层,其中该衬垫层具有第一密度。该方法也可包含:至少部分位在该沟槽中于该衬垫层上沉积第二介电层。该第二介电层在沉积后最初为可流动,并且有第二密度,该第二密度低于该衬垫的第一密度。该方法可进一步包括:将该基板暴露至干式蚀刻剂,其中该蚀刻剂移除该第一衬垫层与该第二介电层的一部分而形成凹部,其中该干式蚀刻剂包括含氟化合物与分子氢,且其中移除该第一介电衬垫层与移除该第二介电层的蚀刻速率比为约1:1.2至约1:1。

    用于半导体整合的不敏感干法移除工艺

    公开(公告)号:CN103843118A

    公开(公告)日:2014-06-04

    申请号:CN201280048556.7

    申请日:2012-09-26

    CPC classification number: H01L29/401 H01L21/31116 H01L29/66545

    Abstract: 揭露沉积介电层以及从半导体基板的表面蚀刻介电层的方法。方法可包括沉积第一介电层,第一介电层具有HF水溶液中的第一湿法蚀刻速率。方法亦可包括沉积第二介电层,第二介电层在沉积之后最初可为可流动的,且第二介电层可具有HF水溶液中的第二湿法蚀刻速率,第二湿法蚀刻速率高于第一湿法蚀刻速率。方法可进一步包括用蚀刻剂气体混合物蚀刻第一介电层与第二介电层,其中第一介电层与第二介电层的蚀刻速率比率比HF水溶液中的第二湿法蚀刻速率与第一湿法蚀刻速率的比率更接近1。

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