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公开(公告)号：CN117894346A
公开(公告)日：2024-04-16
申请号：CN202410064956.1
申请日：2024-01-17
申请人： 安徽大学
摘要： 本申请涉及一种双节点容忍的抗辐射锁存器电路、存储器和航空器，其中，该双节点容忍的抗辐射锁存器电路包括：存储模块；存储模块包括八个NMOS管和八个PMOS管。其中，第三存储节点通过第一NMOS管、第三NMOS管包围形成N极性加固结构，第四存储节点通过第二NMOS管、第四NMOS管形成N极性加固结构，减少了非敏感节点的数目；同时，第五存储节点通过第一PMOS管、第七PMOS管包围形成P极性加固结构，第六存储节点通过第二NMOS管、第八NMOS管包围形成P极性加固结构，也同样减少了非敏感节点的数目。因此，本发明提供的抗辐射锁存器电路具有双节点容忍能力，在一定程度上能够抵抗宇宙辐射环境影响，解决了现有航空器中的存储电路容易受到宇宙辐射环境影响的问题。
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公开(公告)号：CN117420872A
公开(公告)日：2024-01-19
申请号：CN202311231097.2
申请日：2023-09-22
申请人： 安徽大学
IPC分类号： G05F1/567
摘要： 本发明属于电路技术领域，具体涉及一种低温漂高性能的带隙基准电路及电压基准模块。其包括第一启动电路、带隙基准核心电路和曲率补偿电路。第一启动电路用于在电路启动时将运放输出点电压拉低，使带隙基准电路摆脱由简并点引起的0电流状态。带隙基准核心电路由6个PMOS管M1～M6、2个PNP晶体管Q1～Q2、2个电阻R0～R1，以及运算放大器OP1构成，用于生成所需的低温漂的基准电压Vref。曲率补偿电路由2个PMOS管M7～M8、1个PNP晶体管Q3，以及两个电阻R2～R3构成；用于实现对带隙基准电路中的温漂系数进行高阶补偿。本发明解决现有带隙基准源无难以在低温漂和高性能等多项指标上实现均衡的问题。
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公开(公告)号：CN117856779A
公开(公告)日：2024-04-09
申请号：CN202410065069.6
申请日：2024-01-17
申请人： 安徽大学
IPC分类号： H03K19/0185 , H03K19/20 , H03K19/003 , B64G1/66
摘要： 本申请涉及一种抗辐射锁存器电路、电子设备和航空器，锁存器电路包括：存储模块；存储模块包括十个NMOS管和四个PMOS管以及六个存储节点。其中，第一存储节点、第二存储节点、第三存储节点、第四存储节点均由NMOS晶体管包围，形成N极性加固，使得第一存储节点、第二存储节点、第三存储节点、第四存储节点仅能产生“1‑0”和“0‑0”的负电压脉冲。第五存储节点、第六存储节点使用了源隔离技术，使得第五存储节点、第六存储节点上也仅能产生“1‑0”和“0‑0”的负电压脉冲，因此，本发明所使用的两种加固技术可以有效减少电路敏感节点数量，提高电路稳定性。当该电路应用于航空器时，可以解决现有航空器中的存储电路容易受到宇宙辐射环境影响的问题。
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公开(公告)号：CN118138013A
公开(公告)日：2024-06-04
申请号：CN202410249381.0
申请日：2024-03-05
申请人： 安徽大学
摘要： 本发明属于集成电路器领域，具体涉及一种源隔离与极性加固的抗双节点翻转自恢复的锁存器、模块及芯片。该锁存器包括锁存电路、反相电路和传输电路部分。反相电路用于生成时钟信号CLK的反相信号NCK及存储数据D的反相值DN。传输电路用于根据时钟信号调整锁存器的工作模式，并向存储节点输入数据。其中，锁存电路由9个PMOS晶体管P1～P9和9个NMOS晶体管N1～N9构成。形成6个存储节点：S0～S5；其中，S0、S3均被NMOS晶体管包围，形成极性加固；P1、P5和P9，P2和P6，P3和P7，P4和P8形成源隔离加固。该方案解决了现有的锁存器难以在抗节点翻转能力、功耗、面积开销、延迟指标达到较佳匹配的问题。
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