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公开(公告)号：CN1774767A
公开(公告)日：2006-05-17
申请号：CN200480010003.8
申请日：2004-04-13
Applicant: 国际商业机器公司
IPC: G11C11/406
CPC classification number: G11C11/406
Abstract: 根据本发明能够用简单的电路配置实现DRAM，其允许通过详细地设置刷新周期有效地减小刷新电流。存储单元阵列分成64个子阵列，并且每个子阵列还分成8个块。刷新周期控制电路(RCCC)包括用于设置1或1/2的分频比的熔丝电路(FC0)、用于按设置的分频比将预解码信号(ZLI0)的频率分频的分频器(FD0)、用于设置1或1/4的分频比的熔丝电路(FC1至FC8)、以及用于按设置的分频比将预解码信号(ZLI1至ZLI8)分频的分频器(FD1至FD8)。刷新周期控制电路(RCCC)能够为64个子阵列设置64ms或128ms刷新周期，以及为512个块设置64ms或256ms刷新周期。
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公开(公告)号：CN111670444B
公开(公告)日：2023-04-04
申请号：CN201980009438.7
申请日：2019-01-10
Applicant: 国际商业机器公司
Abstract: 一种突触存储器包括被配置成存储权重值的存储器件。所述存储器件包含读取端子、写入端子及公共端子，所述读取端子被配置以接收读信号，所述写入端子被配置以接收写信号，且所述公共端子被配置以输出来自所述存储器件的输出信号。所述突触存储器还包括设置在所述存储器件的所述写入端子和被配置为发送所述写信号的写信号线之间的写晶体管。所述突触存储器还包括设置在所述存储器件的所述公共端子与所述树突线的其中一个之间的公共晶体管。
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公开(公告)号：CN112805783A
公开(公告)日：2021-05-14
申请号：CN201980065342.2
申请日：2019-10-02
Applicant: 国际商业机器公司
Abstract: 神经形态电路(500)包括交叉开关突触阵列单元。所述交叉开关突触阵列单元包括互补金属氧化物半导体(CMOS)晶体管(T6)，所述CMOS晶体管(T6)的导通电阻由所述CMOS晶体管(T6)的栅极电压控制，以更新所述交叉开关突触阵列单元的权重。神经形态电路(500)还包括一组行线，所述一组行线分别将所述突触阵列单元与所述突触阵列单元的第一端的多个突触前神经元串联连接。神经形态电路(500)还包括一组列线，所述一组列线分别将所述突触阵列单元与所述突触阵列单元的第二端的多个突触后神经元串联连接。通过执行电荷共享技术来控制所述CMOS晶体管(T6)的所述栅极电压，所述电荷共享技术使用与所述一组行线和所述一组列线对齐的单元控制线上的不重叠脉冲来更新所述交叉开关突触阵列单元的所述权重。
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公开(公告)号：CN1774767B
公开(公告)日：2011-11-30
申请号：CN200480010003.8
申请日：2004-04-13
Applicant: 国际商业机器公司
IPC: G11C11/406
CPC classification number: G11C11/406
Abstract: 根据本发明能够用简单的电路配置实现DRAM，其允许通过详细地设置刷新周期有效地减小刷新电流。存储单元阵列分成64个子阵列，并且每个子阵列还分成8个块。刷新周期控制电路(RCCC)包括用于设置1或1/2的分频比的熔丝电路(FC0)、用于按设置的分频比将预解码信号(ZLI0)的频率分频的分频器(FDO)、用于设置1或1/4的分频比的熔丝电路(FC1至FC8)、以及用于按设置的分频比将预解码信号(ZLI1至ZLI8)分频的分频器(FD1至FD8)。刷新周期控制电路(RCCC)能够为64个子阵列设置64ms或128ms刷新周期，以及为512个块设置64ms或256ms刷新周期。
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公开(公告)号：CN111587440B
公开(公告)日：2024-04-09
申请号：CN201980008114.1
申请日：2019-01-07
Applicant: 国际商业机器公司
IPC: G06N3/02
Abstract: 神经形态芯片包括突触单元，所述突触单元包括各自的电阻性器件、轴突线路、树突线路和开关。所述突触单元连接到轴突线路和树突线路以形成交叉阵列。所述轴突线路被配置为接收输入数据并将所述输入数据提供给所述突触单元。所述树突线路被配置为接收输出数据并且经由一个或多个相应输出线提供所述输出数据。所述开关中的给定的一个开关被配置为将输入端子连接到一个或多个输入线，并且将所述给定的一个开关的一个或多个输出端子可变地连接到给定的一个或多个轴突线路。
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Patent Agency Ranking
公开(公告)号：CN1875427A
公开(公告)日：2006-12-06
申请号：CN200480031869.7
申请日：2004-11-04
Applicant: 国际商业机器公司
IPC: G11C11/4096
CPC classification number: G11C11/4076 , G11C7/08 , G11C7/1018 , G11C11/4096
Abstract: 本发明的一个目的是提供一种可以增加脉冲串长度但不增加消耗电流的PSRAM及其脉冲串操作方法。在读出放大器启动的过程中驱动列选择线CSL1和CSL2。这使得以四个位开关为单元接通位开关BSW1至BSW8，然后以四个位为单元将8位的读数据RD从位线对BL1至BL8锁存到预取/预载锁存器PFPLL1至PFPLL8中。8位的读数据RD以位为单元被顺序地连续地输出到单个数据I/O总线I/O1。
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公开(公告)号：CN1871663A
公开(公告)日：2006-11-29
申请号：CN200480031221.X
申请日：2004-10-21
Applicant: 国际商业机器公司
IPC: G11C11/406
CPC classification number: G11C7/1063 , G11C7/1051 , G11C11/406 , G11C11/40603 , G11C2211/4061
Abstract: 为了提供一种在常规存取操作期间能够插入刷新操作并且能够设定内部循环时间长于外部循环时间的一半的DRAM，本发明提供一种半导体存储器件及其刷新方法。地址选择器(18)选择存取行地址信号ERA或刷新行地址信号RRA。行解码器控制电路(16)响应所选的行地址信号RA选择分割存储单元阵列后得到的组块之一，并通过行解码器电路22选择字线。当对该一个组块开始操作时，激活忙信号/BUSY以禁止由地址选择器18执行选择。当操作结束时，使忙信号/BUSY无效以取消对地址选择器18的选择的禁止。因此，优先执行行地址信号ERA或RRA中较早输入的一个，并使随行地址信号ERA或RRA中后输入的一个等待，直到在先操作结束为止。
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公开(公告)号：CN119769191A
公开(公告)日：2025-04-04
申请号：CN202380061218.5
申请日：2023-09-05
Applicant: 国际商业机器公司
IPC: H10B63/10
Abstract: 一种IC存储器装置包括衬底和衬底上的存储器单元阵列。每个存储单元包括在所述装置的与衬底相邻的层中的至少一个存储单元晶体管。在同一层中，该装置还包括多个分流晶体管。该装置还包括掩埋金属信号轨，所述掩埋金属信号轨在存储器单元阵列和多个分流晶体管之间被设置在掩埋层中，该掩埋层被嵌入到晶体管下面的衬底中。该装置还包括单层过孔，所述单层过孔与晶体管在同一层中，并且通过掩埋金属信号轨将存储器单元晶体管电连接到分流晶体管。
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公开(公告)号：CN114746943A
公开(公告)日：2022-07-12
申请号：CN202180006954.1
申请日：2021-02-03
Applicant: 国际商业机器公司
Abstract: 一种突触存储器系统，包括：在轴突线和树突线的交叉点处设置的突触存储器单元，每个突触存储器单元包括多个模拟存储器装置，每个突触存储器单元被配置为根据写入信号的输出电平来存储权重值，所述多个模拟存储器装置被组合以构成每个突触存储器单元；写入部分，被配置为将所述权重值写入到每个突触存储器单元并且包括写入驱动器和输出控制器，所述写入驱动器被配置为将所述写入信号输出到每个突触存储器单元，所述输出控制器被配置为控制所述写入驱动器的所述写入信号的所述输出电平；以及读取驱动器，其被配置为读取存储在突触存储器单元中的权重值。
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公开(公告)号：CN109844772A
公开(公告)日：2019-06-04
申请号：CN201780064786.5
申请日：2017-10-25
Applicant: 国际商业机器公司
IPC: G06N3/04
Abstract: 一种存储器单元结构，包括：包含多个单元组件的突触存储器单元，所述多个单元组件中的每一个包括至少一个单位单元；多个写入线，被配置为将突触状态写入该突触存储器单元，所述多个写入线中的每一个用于通过将第二组预定数量的状态写入到所述多个单元组件的相应单元组件中包括的单位单元而将第一组预定数量的状态写入所述相应单元组件，所述第一组依赖于所述第二组和包括在所述相应单元组件中的至少一个单位单元的数量；读取线，被配置为从突触存储器单元读取突触状态，所述读取线被用于同时从所述多个单元组件的全体读取所述第一组预定数量的状态之一。
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