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公开(公告)号：CN1774767B
公开(公告)日：2011-11-30
申请号：CN200480010003.8
申请日：2004-04-13
Applicant: 国际商业机器公司
IPC: G11C11/406
CPC classification number: G11C11/406
Abstract: 根据本发明能够用简单的电路配置实现DRAM，其允许通过详细地设置刷新周期有效地减小刷新电流。存储单元阵列分成64个子阵列，并且每个子阵列还分成8个块。刷新周期控制电路(RCCC)包括用于设置1或1/2的分频比的熔丝电路(FC0)、用于按设置的分频比将预解码信号(ZLI0)的频率分频的分频器(FDO)、用于设置1或1/4的分频比的熔丝电路(FC1至FC8)、以及用于按设置的分频比将预解码信号(ZLI1至ZLI8)分频的分频器(FD1至FD8)。刷新周期控制电路(RCCC)能够为64个子阵列设置64ms或128ms刷新周期，以及为512个块设置64ms或256ms刷新周期。
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公开(公告)号：CN1309086C
公开(公告)日：2007-04-04
申请号：CN02819620.1
申请日：2002-10-29
Applicant: 国际商业机器公司
IPC: H01L27/112 , G11C11/15 , H01L21/8246
CPC classification number: H01L27/224 , H01L21/84
Abstract: 本发明提供防止发生寄生晶体管的MRAM存储单元的构造，作为MRAM存储单元的开关元件采用二极管，在SOI基板的表面半导体层中形成构成二极管的n型半导体层(25)和p型半导体层(29)，n型半导体层(25)和p型半导体层(29)沿着横方向配置，用分离区(5)分离，以便电分离于其它的元件或者基板。
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公开(公告)号：CN1565058A
公开(公告)日：2005-01-12
申请号：CN02819620.1
申请日：2002-10-29
Applicant: 国际商业机器公司
IPC: H01L27/105 , G11C11/15
CPC classification number: H01L27/224 , H01L21/84
Abstract: 本发明提供防止发生寄生晶体管的MRAM存储单元的构造，作为MRAM存储单元的开关元件采用二极管，在SOI基板的表面半导体层中形成构成二极管的n型半导体层25和p型半导体层29，n型半导体层25和p型半导体层29沿着横方向配置，用分离区5分离，以便电分离于其它的元件或者基板。
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Patent Agency Ranking
公开(公告)号：CN102197435B
公开(公告)日：2014-08-13
申请号：CN200980143111.5
申请日：2009-08-04
Applicant: 国际商业机器公司
Inventor： 宫武久忠
IPC: G11C15/04
CPC classification number: G11C15/04 , G06F11/1064
Abstract: 本发明提供一种能够在检索时快速执行奇偶校验检查的并行CAM。CAM(10)同时检索所有的地址并判断是否存储有与所输入的数据相同的数据，其包括：写入检索奇偶校验产生器(12)，产生n位的写入和检索数据(WD)、(SD)的奇偶校验(WP)、(SP)；与多个地址对应的多个存储位置(14)；以及与非门电路(16)，在从存储位置(14)输出的有效奇偶校验一致信号(PMV)中的至少一个为非激活状态的情况下，激活奇偶校验错误信号(PE)。各存储位置(14)包括：n个数据存储单元(2)；奇偶校验存储单元(3)；异或电路(20)，判断奇偶校验(SP)和奇偶校验(RP)是否一致，当一致时激活奇偶校验一致信号/PM；以及与非门电路(22)，响应数据一致信号(DML)而使奇偶校验一致信号/PM有效。
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公开(公告)号：CN1774767A
公开(公告)日：2006-05-17
申请号：CN200480010003.8
申请日：2004-04-13
Applicant: 国际商业机器公司
IPC: G11C11/406
CPC classification number: G11C11/406
Abstract: 根据本发明能够用简单的电路配置实现DRAM，其允许通过详细地设置刷新周期有效地减小刷新电流。存储单元阵列分成64个子阵列，并且每个子阵列还分成8个块。刷新周期控制电路(RCCC)包括用于设置1或1/2的分频比的熔丝电路(FC0)、用于按设置的分频比将预解码信号(ZLI0)的频率分频的分频器(FD0)、用于设置1或1/4的分频比的熔丝电路(FC1至FC8)、以及用于按设置的分频比将预解码信号(ZLI1至ZLI8)分频的分频器(FD1至FD8)。刷新周期控制电路(RCCC)能够为64个子阵列设置64ms或128ms刷新周期，以及为512个块设置64ms或256ms刷新周期。
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公开(公告)号：CN102197435A
公开(公告)日：2011-09-21
申请号：CN200980143111.5
申请日：2009-08-04
Applicant: 国际商业机器公司
Inventor： 宫武久忠
IPC: G11C15/04
CPC classification number: G11C15/04 , G06F11/1064
Abstract: 本发明提供一种能够在检索时快速执行奇偶校验检查的并行CAM。CAM(10)同时检索所有的地址并判断是否存储有与所输入的数据相同的数据，其包括：写入检索奇偶校验产生器(12)，产生n位的写入和检索数据(WD)、(SD)的奇偶校验(WP)、(SP)；与多个地址对应的多个存储位置(14)；以及与非门电路(16)，在从存储位置(14)输出的有效奇偶校验一致信号(PMV)中的至少一个为非激活状态的情况下，激活奇偶校验错误信号(PE)。各存储位置(14)包括：n个数据存储单元(2)；奇偶校验存储单元(3)；异或电路(20)，判断奇偶校验(SP)和奇偶校验(RP)是否一致，当一致时激活奇偶校验一致信号/PM；以及与非门电路(22)，响应数据一致信号(DML)而使奇偶校验一致信号/PM有效。
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公开(公告)号：CN1875427A
公开(公告)日：2006-12-06
申请号：CN200480031869.7
申请日：2004-11-04
Applicant: 国际商业机器公司
IPC: G11C11/4096
CPC classification number: G11C11/4076 , G11C7/08 , G11C7/1018 , G11C11/4096
Abstract: 本发明的一个目的是提供一种可以增加脉冲串长度但不增加消耗电流的PSRAM及其脉冲串操作方法。在读出放大器启动的过程中驱动列选择线CSL1和CSL2。这使得以四个位开关为单元接通位开关BSW1至BSW8，然后以四个位为单元将8位的读数据RD从位线对BL1至BL8锁存到预取/预载锁存器PFPLL1至PFPLL8中。8位的读数据RD以位为单元被顺序地连续地输出到单个数据I/O总线I/O1。
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公开(公告)号：CN1871663A
公开(公告)日：2006-11-29
申请号：CN200480031221.X
申请日：2004-10-21
Applicant: 国际商业机器公司
IPC: G11C11/406
CPC classification number: G11C7/1063 , G11C7/1051 , G11C11/406 , G11C11/40603 , G11C2211/4061
Abstract: 为了提供一种在常规存取操作期间能够插入刷新操作并且能够设定内部循环时间长于外部循环时间的一半的DRAM，本发明提供一种半导体存储器件及其刷新方法。地址选择器(18)选择存取行地址信号ERA或刷新行地址信号RRA。行解码器控制电路(16)响应所选的行地址信号RA选择分割存储单元阵列后得到的组块之一，并通过行解码器电路22选择字线。当对该一个组块开始操作时，激活忙信号/BUSY以禁止由地址选择器18执行选择。当操作结束时，使忙信号/BUSY无效以取消对地址选择器18的选择的禁止。因此，优先执行行地址信号ERA或RRA中较早输入的一个，并使随行地址信号ERA或RRA中后输入的一个等待，直到在先操作结束为止。
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