公开(公告)号：CN101233575A

公开(公告)日：2008-07-30

申请号：CN200680027666.X

申请日：2006-07-26

Applicant: 国际商业机器公司

Inventor： 砂永登志男 ,  藤田典生

IPC: G11C11/401 ,  G11C11/407

CPC classification number: G11C7/22 ,  G11C8/10 ,  G11C11/4076 ,  G11C2207/2218

Abstract: 本发明提供一种存储器的控制方法、存储系统。其谋求在可进行单写入的存储器中缩短访问循环时间并提高数据输入输出(I/O)的数据传输率。本发明的存储器包括：将从地址输入端输入的读地址和写地址锁存的锁存电路、选择已由锁存电路锁存的读地址和写地址的任何一个作为访问地址的地址选择电路、锁存从存储单元阵列读出的读数据的读锁存电路、将从数据输入输出端输入的写数据锁存的写锁存电路、以及接收从指令输入端输入的指令并控制由地址选择电路选择的访问地址的控制电路，还设有用于控制将已由写锁存电路锁存的写数据写入被激活的存储单元的定时的控制电路。

公开(公告)号：CN1774767A

公开(公告)日：2006-05-17

申请号：CN200480010003.8

申请日：2004-04-13

Applicant: 国际商业机器公司

Inventor： 砂永登志男 ,  细川浩二 ,  宫武久忠

IPC: G11C11/406

CPC classification number: G11C11/406

Abstract: 根据本发明能够用简单的电路配置实现DRAM，其允许通过详细地设置刷新周期有效地减小刷新电流。存储单元阵列分成64个子阵列，并且每个子阵列还分成8个块。刷新周期控制电路(RCCC)包括用于设置1或1/2的分频比的熔丝电路(FC0)、用于按设置的分频比将预解码信号(ZLI0)的频率分频的分频器(FD0)、用于设置1或1/4的分频比的熔丝电路(FC1至FC8)、以及用于按设置的分频比将预解码信号(ZLI1至ZLI8)分频的分频器(FD1至FD8)。刷新周期控制电路(RCCC)能够为64个子阵列设置64ms或128ms刷新周期，以及为512个块设置64ms或256ms刷新周期。

公开(公告)号：CN1524270A

公开(公告)日：2004-08-25

申请号：CN02805931.X

申请日：2002-03-06

Applicant: 国际商业机器公司

Inventor： 砂永登志男 ,  渡边晋平

IPC: G11C11/406

CPC classification number: G11C11/40603 ,  G11C11/406 ,  G11C11/40618

Abstract: 本发明提供一种可以减少刷新时的访问损失时间的DRAM。这种DRAM在进行通常的访问的同时可对别的存储体进行刷新，可以象SRAM一样处理该DRAM。该DRAM包括指示执行刷新的执行指示单元；指定待刷新的存储单元的存储体编号的存储体指定单元；指定在指定的存储体内进行刷新的存储单元的行地址的地址指定单元。

公开(公告)号：CN100545941C

公开(公告)日：2009-09-30

申请号：CN02805931.X

申请日：2002-03-06

Applicant: 国际商业机器公司

Inventor： 砂永登志男 ,  渡边晋平

IPC: G11C11/406

CPC classification number: G11C11/40603 ,  G11C11/406 ,  G11C11/40618

Abstract: 本发明提供一种可以减少刷新时的访问损失时间的DRAM。这种DRAM在进行通常的访问的同时可对别的存储体进行刷新，可以象SRAM一样处理该DRAM。该DRAM包括指示执行刷新的执行指示单元；指定待刷新的存储单元的存储体编号的存储体指定单元；指定在指定的存储体内进行刷新的存储单元的行地址的地址指定单元。

公开(公告)号：CN101331552A

公开(公告)日：2008-12-24

申请号：CN200680047559.3

申请日：2006-12-25

Applicant: 国际商业机器公司

Inventor： 砂永登志男

IPC: G11C11/4074

CPC classification number: G11C11/4074 ,  G11C5/145 ,  G11C2207/2227

Abstract: 本发明提供一种存储器系统及其低电流化方法，通过提高具备电荷泵电路等的DRAM等中的电压发生电路的效率，从而可以降低激活时以及待机时的大的消耗电流。在存储器系统中，包括用于响应于对存储器单元阵列的存取开始请求而向存取控制电路供给预先充电了的电荷来将上述存取控制电路从存储器存取用的低电压驱动成高电压的高电压供给升压电路。另外，还具备用于吸收响应于对存储器单元阵列的存取结束请求而将上述存取控制电路从上述高电压切换成上述低电压时的过剩电荷的低电压供给升压电路。

公开(公告)号：CN1309086C

公开(公告)日：2007-04-04

申请号：CN02819620.1

申请日：2002-10-29

Applicant: 国际商业机器公司

Inventor： 北村恒二 ,  砂永登志男 ,  宫武久忠

IPC: H01L27/112 ,  G11C11/15 ,  H01L21/8246

CPC classification number: H01L27/224 ,  H01L21/84

Abstract: 本发明提供防止发生寄生晶体管的MRAM存储单元的构造，作为MRAM存储单元的开关元件采用二极管，在SOI基板的表面半导体层中形成构成二极管的n型半导体层(25)和p型半导体层(29)，n型半导体层(25)和p型半导体层(29)沿着横方向配置，用分离区(5)分离，以便电分离于其它的元件或者基板。

公开(公告)号：CN1565058A

公开(公告)日：2005-01-12

申请号：CN02819620.1

申请日：2002-10-29

Applicant: 国际商业机器公司

Inventor： 北村恒二 ,  砂永登志男 ,  宫武久忠

IPC: H01L27/105 ,  G11C11/15

CPC classification number: H01L27/224 ,  H01L21/84

Abstract: 本发明提供防止发生寄生晶体管的MRAM存储单元的构造，作为MRAM存储单元的开关元件采用二极管，在SOI基板的表面半导体层中形成构成二极管的n型半导体层25和p型半导体层29，n型半导体层25和p型半导体层29沿着横方向配置，用分离区5分离，以便电分离于其它的元件或者基板。

公开(公告)号：CN100543868C

公开(公告)日：2009-09-23

申请号：CN200610143198.4

申请日：2006-11-02

Applicant: 国际商业机器公司

Inventor： 砂永登志男

IPC: G11C8/16 ,  G11C11/4091 ,  G11C11/408

CPC classification number: G11C8/10 ,  G11C7/08 ,  G11C7/1072 ,  G11C7/22 ,  G11C8/12 ,  G11C11/4076 ,  G11C11/4087 ,  G11C11/4091

Abstract: 本发明的目的是提供一种半导体存储器件，其中通过减少一次要激活的读出放大器的数目来获得低的激活电流。一种SDRAM具有分割字线结构，并包括多个存储体，这些存储体中的每个包括阵列AR1至AR64以及4K条主字线MWL。响应行地址选通信号来获取行地址信号，并响应列地址选通信号来获取段地址信号。主行解码器MRD响应行地址信号来一次激活主字线MWL1、MWL5、MWL9和MWL13，且段行解码器SRD响应段地址信号而只选择阵列AR1，并只激活对应于所选阵列AR的1K个读出放大器SA。当激活主字线MWL1、MWL5、MWL9和MWL13时，在阵列AR2至AR64中的段字线不被激活，从而不破坏数据。

公开(公告)号：CN1975922A

公开(公告)日：2007-06-06

申请号：CN200610143198.4

申请日：2006-11-02

Applicant: 国际商业机器公司

Inventor： 砂永登志男

IPC: G11C8/16 ,  G11C11/4091 ,  G11C11/408

CPC classification number: G11C8/10 ,  G11C7/08 ,  G11C7/1072 ,  G11C7/22 ,  G11C8/12 ,  G11C11/4076 ,  G11C11/4087 ,  G11C11/4091

Abstract: 本发明的目的是提供一种半导体存储器件，其中通过减少一次要激活的读出放大器的数目来获得低的激活电流。一种SDRAM具有分割字线结构，并包括多个存储体，这些存储体中的每个包括阵列AR1至AR64以及4K条主字线MWL。响应行地址选通信号来获取行地址信号，并响应列地址选通信号来获取段地址信号。主行解码器MRD响应行地址信号来一次激活主字线MWL1、MWL5、MWL9和MWL13，且段行解码器SRD响应段地址信号而只选择阵列AR1，并只激活对应于所选阵列AR的1K个读出放大器SA。当激活主字线MWL1、MWL5、MWL9和MWL13时，在阵列AR2至AR64中的段字线不被激活，从而不破坏数据。

公开(公告)号：CN1956102A

公开(公告)日：2007-05-02

申请号：CN200610142504.2

申请日：2006-10-27

Applicant: 国际商业机器公司

Inventor： 砂永登志男

IPC: G11C29/24

CPC classification number: G11C11/408 ,  G11C29/806

Abstract: 本发明的目的是提供减少由地址比较电路所消耗电流的DRAM，该地址比较电路用于将地址信号与经编程的损坏地址信号相比较。冗余预解码器对由编程电路所述出的损坏行地址信号DRA加以预解码，并且地址比较电路将有预解码器所输出的预解码信号与由该冗余预解码器所输出的该损坏预解码信号PDRA相比较。在2位预解码系统的情况下，该地址比较电路将该预解码信号PRA与该损坏预解码信号PDRA通过使用4位的方式比较，以便对该行地址信号RA和该损坏行地址信号DRA使用两位的共同比较。