公开(公告)号：CN115668498A

公开(公告)日：2023-01-31

申请号：CN202180038008.5

申请日：2021-06-04

Applicant: 国际商业机器公司

Inventor： 李桃 ,  康宗圣 ,  谢瑞龙 ,  A·雷茨尼采克 ,  O·格鲁斯臣科夫

IPC: H01L27/088

Abstract: 提供了半导体器件设计，具有掩埋电源轨(602)，该掩埋电源轨具有倾斜外延掩埋接触件(1702)。在一个方面，半导体FET器件包括：至少一个栅极，设置在衬底(202)上；源极和漏极(906)，在至少一个栅极的相对侧上，其中，源极和漏极(906)中的至少一个具有倾斜表面(1402)；掩埋电源轨(602)，其嵌入在衬底(202)中；以及掩埋接触件(1702)，其将掩埋电源轨(602)连接到至少一个源极和漏极(906)的倾斜表面(1402)。侧壁间隔体(502)将掩埋电源轨(602)与衬底(202)分隔开。该至少源极和漏极(906)的倾斜表面(1402)的顶部在该掩埋接触件(1702)的顶表面上方。还提供了形成半导体FET器件的方法。

公开(公告)号：CN115398648A

公开(公告)日：2022-11-25

申请号：CN202180029160.7

申请日：2021-04-30

Applicant: 国际商业机器公司

Inventor： 谢瑞龙 ,  C·雷登斯 ,  程慷果 ,  李俊涛 ,  郭德超 ,  李桃 ,  康宗圣

IPC: H01L29/78 ,  H01L21/336

Abstract: 公开了具有不对称栅极叠置体的纳米片器件的方法和所得结构。在衬底(104)上形成纳米片叠置体(102)。该纳米片叠置体(102)包括交替的半导体层(108)和牺牲层(110)。牺牲衬层(202)形成在纳米片叠置体(102)上，并且电介质栅极结构(204)形成在纳米片叠置体(102)上和牺牲衬层(202)上。在牺牲层(110)的侧壁上形成第一内间隔物(302)。在纳米片叠置体(102)的沟道区上形成栅极(112)。栅极(112)包括在与纳米片叠置体(102)正交的方向上在衬底(104)上延伸的导电桥。在栅极(112)的侧壁上形成第二内间隔物(902)。第一内间隔物(302)在栅极(112)叠置体之前形成，而第二内间隔物(902)在栅极叠置体之后形成，因此，栅极(112)叠置体是不对称的。

公开(公告)号：CN116547786A

公开(公告)日：2023-08-04

申请号：CN202180082200.4

申请日：2021-10-26

Applicant: 国际商业机器公司

Inventor： 康宗圣 ,  A·拉赫曼 ,  李桃 ,  范淑贞

IPC: H01L21/324

Abstract: 一种半导体结构包括两个或更多个垂直鳍、围绕所述两个或更多个垂直鳍中的给定垂直鳍的底部部分的底部外延层、围绕所述两个或更多个垂直鳍中的所述给定垂直鳍的顶部部分的顶部外延层、围绕所述两个或更多个垂直鳍中的所述给定垂直鳍的中间部分的共享外延层以及接触所述底部外延层和所述顶部外延层的连接层，所述连接层被设置到所述两个或更多个垂直鳍的横向侧。

公开(公告)号：CN119923967A

公开(公告)日：2025-05-02

申请号：CN202380066705.0

申请日：2023-08-25

Applicant: 国际商业机器公司

Inventor： S·穆克什 ,  李桃 ,  P·罗伊乔杜里 ,  覃丽巧 ,  N·贾恩 ,  谢瑞龙

IPC: H10D84/03 ,  H10D84/01 ,  H10D84/00 ,  H10D84/83 ,  H10D64/23 ,  H10D84/85

Abstract: 提供了一种半导体结构，其包括第一FET器件区域，第一FET器件区域包括多个第一FET，多个第一FET中的每个第一FET包括位于功能栅极结构的每一侧上的第一源极/漏极区域(28)。第二FET器件区域堆叠在第一FET器件区域上方并且包括多个第二FET，多个第二FET中的每个第二FET包括位于功能栅极结构的每一侧上的第二源极/漏极区域(46)。该结构还包括邻近至少一个第一FET的第一源极/漏极区域中的一个第一源极/漏极区域定位的至少一个第一前侧接触占位体结构(32)，以及邻近至少一个第二FET的第二源极/漏极区域中的至少一个第二源极/漏极区域定位的至少一个第二前侧接触占位体结构(52)。

公开(公告)号：CN113767450A

公开(公告)日：2021-12-07

申请号：CN202080031546.7

申请日：2020-04-28

Applicant: 国际商业机器公司

Inventor： P.约瑟夫 ,  李桃 ,  I.塞沙德里 ,  E.A.德席尔瓦

IPC: H01L21/00

Abstract: 半导体器件和形成半导体器件的方法包括在半导体鳍部周围形成由第一电介质材料形成的第一电介质层，该第一电介质层达到低于半导体鳍部的高度的目标高度。在第一电介质层上沉积第二电介质层，该第二电介质层由第二电介质材料形成。在所述第二电介质层上形成由该第一电介质材料形成的第三电介质层。蚀刻掉该第二电介质层以暴露该半导体鳍部上的间隙。氧化半导体鳍部的在间隙中暴露的部分以形成隔离层。

公开(公告)号：CN119998949A

公开(公告)日：2025-05-13

申请号：CN202380069672.5

申请日：2023-09-22

Applicant: 国际商业机器公司

Inventor： 李桃 ,  谢瑞龙 ,  程慷果

IPC: H01L23/528 ,  H10D84/85 ,  H01L21/768

Abstract: 半导体芯片器件包括具有后端线层和背侧功率输送网络的衬底。输入功率线电耦合到背侧功率输送网络。虚设晶体管位于具有模拟或数字电路元件的电路中。功率选通晶体管位于虚设晶体管与模拟或数字电路元件之间的电路中。来自功率输入线的功率通过虚设晶体管从背侧功率输送网络提供，并且由功率选通晶体管控制以用于传递到模拟或数字电路元件。该器件使用到虚设晶体管的区域的背侧功率递送来将功率传递到模拟或数字电路元件中，这为功能器件留下更多的前侧占用面积。

公开(公告)号：CN115088084A

公开(公告)日：2022-09-20

申请号：CN202180014221.2

申请日：2021-02-17

Applicant: 国际商业机器公司

Inventor： 康宗圣 ,  李桃 ,  A·拉曼 ,  P·约瑟夫 ,  I·塞沙德里 ,  E·A·德西尔瓦

IPC: H01L29/786 ,  H01L27/092 ,  H01L21/8238

Abstract: 一种半导体结构(100)包括具有多个垂直纳米线(106)的第一半导体沟道和具有多个垂直纳米线(106)的第二半导体沟道。第一半导体沟道和第二半导体沟道被配置为处于堆叠配置。第一半导体沟道的多个垂直纳米线(106)被配置为相对于第二半导体沟道的多个垂直纳米线(106)处于交替位置。