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公开(公告)号：CN116569340A
公开(公告)日：2023-08-08
申请号：CN202180084350.9
申请日：2021-11-18
Applicant: 国际商业机器公司
IPC: H01L29/423
Abstract: 本发明提供了一种制造纳米片场效应晶体管(FET)器件的方法。该方法包括在衬底上形成多个纳米片堆叠，这些纳米片堆叠包括第一类型牺牲层和有源半导体层的交替层。该方法包括：在这些纳米片堆叠的侧壁上形成该第一类型牺牲层；然后在相邻的纳米片堆叠的该第一类型牺牲层的侧壁部分之间形成电介质柱；并且然后去除该第一类型牺牲层。该方法还包括在通过去除纳米片堆叠中的第一个纳米片堆叠的第一类型牺牲层而形成的空间中形成PWFM层，并且包括在通过去除纳米片堆叠中的相邻的第二个纳米片堆叠的第一类型牺牲层而形成的空间中形成NWFM层。
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公开(公告)号：CN115004302A
公开(公告)日：2022-09-02
申请号：CN202180010901.7
申请日：2021-01-26
Applicant: 国际商业机器公司
Abstract: 提出了一种用于改进相变存储器(PCM)单元结构的线性度的方法。所述方法包含：在衬底(10)上方形成底部电极(12)；在所述底部电极(12)上方构造包含多个PCM层的PCM堆叠体(20)，所述PCM层中的每一者具有不同结晶温度；以及在所述PCM堆叠体(20)上方形成顶部电极(32)。结晶温度从底部电极(12)到顶部电极(32)以升序变化。
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公开(公告)号：CN117397041A
公开(公告)日：2024-01-12
申请号：CN202280038833.X
申请日：2022-06-20
Applicant: 国际商业机器公司
IPC: H01L29/775
Abstract: 在此披露的实施例包括一种用于减小寄生电容的纳米片晶体管。该纳米片晶体管可以包括在高k金属栅极堆叠(142)与外延层(136)之间的间隔区。该间隔区可以包括具有第一纳米片和第二纳米片(102)的第一纳米片堆叠。该间隔区可以包括位于该第一纳米片与该第二纳米片之间的内部间隔区、以及沿该第一纳米片、该内部间隔区以及该第二纳米片的边缘定位的侧通道区域(160)。
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公开(公告)号：CN116670836A
公开(公告)日：2023-08-29
申请号：CN202180086125.9
申请日：2021-11-12
Applicant: 国际商业机器公司
IPC: H01L29/66
Abstract: 一种半导体结构可以包括底部源漏、顶部源漏、栅极堆叠。顶部源漏在栅极堆叠上方，而底部源漏在栅极堆叠下方。半导体结构还可以包括底部隔离物和顶部隔离物。栅极堆叠在底部隔离物和顶部隔离物之间。底部隔离物和顶部隔离物各自包括偶极衬里。偶极衬里包括第一层和第二层。第二层可以与第一层直接接触。第二层可以由与第一层不同的材料制成。第一层可以由氧化硅制成。第二层可以由氮化硅或氧化铝制成。第一层可以与栅极堆叠、顶部源漏和底部源漏直接接触。
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公开(公告)号：CN113228322B
公开(公告)日：2024-09-06
申请号：CN202080007813.7
申请日：2020-01-28
Applicant: 国际商业机器公司
IPC: H10B63/00 , H10N70/20 , H01L27/088 , H01L21/28
Abstract: 提供了一种电阻式存储器结构。该电阻式存储器结构包括衬底上的垂直鳍部，其中，垂直鳍部的侧壁各自具有{100}晶面。该电阻式存储器结构还包括垂直鳍部上的鳍部模板、以及垂直鳍部上的栅极结构。该电阻式存储器结构还包括在垂直鳍部的相对侧壁上的顶部源极/漏极，以及在顶部源极/漏极上的底部电极层，其中，底部电极层在鳍部模板的相对侧上。该电阻式存储器结构还包括在底部电极层的一部分上的第一中间电阻层、在第一中间电阻层上的顶部电极层及在底部电极层的一部分上的第一电触点。
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Patent Agency Ranking
公开(公告)号：CN118043954A
公开(公告)日：2024-05-14
申请号：CN202280065180.4
申请日：2022-08-17
Applicant: 国际商业机器公司
IPC: H01L21/762 , H01L29/78
Abstract: 一种纳米片器件包括底部电介质隔离部，该底部电介质隔离部由高k电介质层的在半导体衬底之上的第一部分、在该高k电介质层的该第一部分之上的间隔体材料以及该高k电介质层的在该间隔体材料之上的第二部分形成。半导体通道层的序列垂直于半导体衬底堆叠在底部电介质隔离部上方，并且由金属栅极堆叠体隔开并与金属栅极堆叠体垂直对准。源极/漏极区从所述半导体沟道层的相对端横向延伸，其中所述源极/漏极区的底表面与所述底部电介质隔离部直接接触，以将所述源极/漏极区与所述半导体衬底电隔离。
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公开(公告)号：CN116529888A
公开(公告)日：2023-08-01
申请号：CN202180077867.5
申请日：2021-10-25
Applicant: 国际商业机器公司
IPC: H01L29/165
Abstract: 提供了一种用于沿着垂直传输场效应晶体管(VTFET)的沟道触发不对称阈值电压的半导体结构。该半导体结构包括：第一组鳍状物，包括SiGe层和形成在SiGe层上的第一材料层；第二组鳍状物，包括SiGe层和形成在SiGe层上的第二材料层；第一高κ金属栅极，设置在第一组鳍状物上方；以及第二高κ金属栅极，设置在第二组鳍状物上方。在第一组和第二组鳍状物的底部处限定的区域中，沿着VTFET的沟道存在非对称阈值电压，并且第二材料层的Ge含量高于SiGe层的Ge含量。
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公开(公告)号：CN119999355A
公开(公告)日：2025-05-13
申请号：CN202380070072.0
申请日：2023-09-22
Applicant: 国际商业机器公司
Abstract: 本发明的实施例涉及单片堆叠场效应晶体管(SFET)处理方法及产生的具有双中间电介质隔离(MDI)分隔的结构。在本发明的非限制性实施例中，形成了第一纳米片，并在所述第一纳米片上方垂直堆叠第二纳米片。在所述第一纳米片的沟道区域和所述第二纳米片的沟道区域周围形成栅极，并在所述第一纳米片和所述第二纳米片之间形成中间电介质隔离结构。所述中间电介质隔离结构包括第一中间电介质隔离层和垂直堆叠在所述第一中间电介质隔离层上方的第二中间电介质隔离层。所述栅极的一部分在所述中间电介质隔离结构中的所述第一中间电介质隔离层和所述第二中间电介质隔离层之间延伸。
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公开(公告)号：CN116583941A
公开(公告)日：2023-08-11
申请号：CN202180075766.4
申请日：2021-11-01
Applicant: 国际商业机器公司
Inventor： C·J·欧特瑞 , A·雷茨尼采克 , B·海克马特少塔巴瑞 , 张婧芸 , 谢瑞龙
IPC: H01L21/82
Abstract: 一种半导体结构可以包括一个或多个金属栅极、在一个或多个金属栅极下方的一个或多个沟道、将一个或多个金属栅极与一个或多个沟道分离的栅极电介质层、以及嵌入在栅极电介质层中的高k材料。高k材料和栅极电介质层两者都可以与一个或多个沟道直接接触。高k材料可在一个或多个金属栅极中提供阈值电压变化。高k材料是第一高k材料或第二高k材料。半导体结构可以仅包括嵌入在栅极电介质层中的第一高k材料。半导体结构可以仅包括嵌入在栅极电介质层中的第二高k材料。半导体结构可以包括嵌入在栅极电介质层中的第一高k材料和第二高k材料两者。
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公开(公告)号：CN113228322A
公开(公告)日：2021-08-06
申请号：CN202080007813.7
申请日：2020-01-28
Applicant: 国际商业机器公司
IPC: H01L45/00 , H01L27/24 , H01L27/088 , H01L21/28
Abstract: 提供了一种电阻式存储器结构。该电阻式存储器结构包括衬底上的垂直鳍部，其中，垂直鳍部的侧壁各自具有{100}晶面。该电阻式存储器结构还包括垂直鳍部上的鳍部模板、以及垂直鳍部上的栅极结构。该电阻式存储器结构还包括在垂直鳍部的相对侧壁上的顶部源极/漏极，以及在顶部源极/漏极上的底部电极层，其中，底部电极层在鳍部模板的相对侧上。该电阻式存储器结构还包括在底部电极层的一部分上的第一中间电阻层、在第一中间电阻层上的顶部电极层及在底部电极层的一部分上的第一电触点。
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