-
公开(公告)号：CN106935488B
公开(公告)日：2019-07-26
申请号：CN201610819304.X
申请日：2016-09-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/033 , H01L21/764
CPC classification number: H01L21/283 , H01L21/30604 , H01L21/3085 , H01L21/823456 , H01L29/4966 , H01L29/517 , H01L29/66545 , H01L29/78
Abstract: 一种半导体结构与其制造方法。制造方法包括：第一、第二及第三沟渠形成于一基板上的一层中。第三沟渠实质上宽于第一及第二沟渠。第一、第二及第三沟渠部分填入一第一导电材料。一第一抗反射材料覆盖于第一、第二及第三沟渠之上。第一抗反射材料有一第一表面形貌变化。执行一第一回蚀刻制程以部分移除第一抗反射材料。之后，一第二抗反射材料覆盖于第一抗反射材料之上。第二抗反射材料有一小于第一表面形貌变化的第二表面形貌变化。执行一第二回蚀刻制程以部分移除第一及第二沟渠中的第二抗反射材料。之后，部分移除第一及第二沟渠中的第一导电材料。
-
公开(公告)号：CN102054705A
公开(公告)日：2011-05-11
申请号：CN201010521174.4
申请日：2010-10-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/28
CPC classification number: H01L21/823431 , H01L21/845
Abstract: 本发明提供一种形成集成电路结构的方法，该方法包含：提供半导体基板；提供第一、第二、及第三微影掩模；形成第一掩模层于该半导体基板上；借由该第一掩模层对该半导体基板进行第一蚀刻以定义出有源区域；形成第二掩模层于该半导体基板及该有源区域上；形成第三掩模层于该第二掩模层之上，其中该第三掩模层的图案利用该第三微影掩模所定义出，且所述多个掩模带中央部分被该第三掩模层的开口所暴露出，而所述多个掩模带的末端部分被该第三掩模层所遮蔽；以及，借由该第三掩模层的开口对该半导体基板进行第二蚀刻。本发明的鳍片及鳍式场效晶体管的源极/漏极接触焊盘同时形成，因此可增加产品的工艺速率及产量，并可降低工艺成本。
-
公开(公告)号：CN106992119A
公开(公告)日：2017-07-28
申请号：CN201611024497.6
申请日：2016-11-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L29/423
CPC classification number: H01L29/4236 , H01L21/28088 , H01L21/283 , H01L21/30604 , H01L21/3085 , H01L21/32139 , H01L21/823456 , H01L29/66545 , H01L29/401
Abstract: 一种半导体装置的制造方法包括形成延伸穿过位于一基底上的一介电层的第一、第二及第三沟槽。形成一材料层于第一、第二及第三沟槽内。形成一牺牲层，以完全填满剩下的第一及第二沟槽。回蚀位于第一沟槽及第二沟槽内的牺牲层，且回蚀位于第一沟槽及第二沟槽内的材料层。在回蚀材料层之后，第一沟槽内余留的材料层的上表面与余留的牺牲层的上表面为共平面，而第二沟槽内余留的材料层的上表面与余留的牺牲层的上表面为共平面。上述方法也包括去除位于第一沟槽及第二沟槽内余留的牺牲层。
-
公开(公告)号：CN102054705B
公开(公告)日：2012-12-05
申请号：CN201010521174.4
申请日：2010-10-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/28
CPC classification number: H01L21/823431 , H01L21/845
Abstract: 本发明提供一种形成集成电路结构的方法，该方法包含：提供半导体基板；提供第一、第二、及第三微影掩模；形成第一掩模层于该半导体基板上；借由该第一掩模层对该半导体基板进行第一蚀刻以定义出有源区域；形成第二掩模层于该半导体基板及该有源区域上；形成第三掩模层于该第二掩模层之上，其中该第三掩模层的图案利用该第三微影掩模所定义出，且所述多个掩模带中央部分被该第三掩模层的开口所暴露出，而所述多个掩模带的末端部分被该第三掩模层所遮蔽；以及，借由该第三掩模层的开口对该半导体基板进行第二蚀刻。本发明的鳍片及鳍式场效晶体管的源极/漏极接触焊盘同时形成，因此可增加产品的工艺速率及产量，并可降低工艺成本。
-
公开(公告)号：CN115527995A
公开(公告)日：2022-12-27
申请号：CN202211040646.3
申请日：2022-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544 , H01L21/66
Abstract: 一种半导体装置及其层对齐方法，半导体装置包括基于绕射的覆盖(DBO)标记，该基于绕射的覆盖标记具有设置在下层图案上的上层图案，且具有大于约5微米的最小尺寸。该装置进一步包括校正标记，该校正标记具有设置在下层图案上的上层图案，大体上定位在该DBO标记的中心处，且具有该DBO标记的该最小尺寸的大小的小于约1/5的最小尺寸。
-
Patent Agency Ranking
公开(公告)号：CN113946104A
公开(公告)日：2022-01-18
申请号：CN202110507633.1
申请日：2021-05-10
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本文涉及用于减少套刻误差的系统和方法。提供了半导体处理装置和方法，其中翻转半导体晶圆并且然后分别在通过第一掩模板和第二掩模板在对半导体晶圆的正面和背面进行图案化之间来旋转半导体晶圆。在一些实施例中，方法包括当半导体晶圆的第一侧朝向第一方向时，通过第一掩模板对半导体晶圆的第一侧上的第一层进行图案化。翻转半导体晶圆。在翻转半导体晶圆之后，半导体晶圆的与第一侧相反的第二侧朝向第一方向。然后围绕沿第一方向延伸的旋转轴旋转半导体晶圆，并且通过第二掩模板对半导体晶圆的第二侧上的第二层进行图案化。
-
公开(公告)号：CN106935488A
公开(公告)日：2017-07-07
申请号：CN201610819304.X
申请日：2016-09-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/033 , H01L21/764
CPC classification number: H01L21/283 , H01L21/30604 , H01L21/3085 , H01L21/823456 , H01L29/4966 , H01L29/517 , H01L29/66545 , H01L29/78 , H01L21/027 , H01L21/033 , H01L21/764
Abstract: 一种半导体结构与其制造方法。制造方法包括：第一、第二及第三沟渠形成于一基板上的一层中。第三沟渠实质上宽于第一及第二沟渠。第一、第二及第三沟渠部分填入一第一导电材料。一第一抗反射材料覆盖于第一、第二及第三沟渠之上。第一抗反射材料有一第一表面形貌变化。执行一第一回蚀刻制程以部分移除第一抗反射材料。之后，一第二抗反射材料覆盖于第一抗反射材料之上。第二抗反射材料有一小于第一表面形貌变化的第二表面形貌变化。执行一第二回蚀刻制程以部分移除第一及第二沟渠中的第二抗反射材料。之后，部分移除第一及第二沟渠中的第一导电材料。
-
公开(公告)号：CN113946104B
公开(公告)日：2025-01-03
申请号：CN202110507633.1
申请日：2021-05-10
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本文涉及用于减少套刻误差的系统和方法。提供了半导体处理装置和方法，其中翻转半导体晶圆并且然后分别在通过第一掩模板和第二掩模板在对半导体晶圆的正面和背面进行图案化之间来旋转半导体晶圆。在一些实施例中，方法包括当半导体晶圆的第一侧朝向第一方向时，通过第一掩模板对半导体晶圆的第一侧上的第一层进行图案化。翻转半导体晶圆。在翻转半导体晶圆之后，半导体晶圆的与第一侧相反的第二侧朝向第一方向。然后围绕沿第一方向延伸的旋转轴旋转半导体晶圆，并且通过第二掩模板对半导体晶圆的第二侧上的第二层进行图案化。
-
公开(公告)号：CN115206882A
公开(公告)日：2022-10-18
申请号：CN202210248065.2
申请日：2022-03-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234
Abstract: 在制造半导体装置的方法中，形成多个底层结构，其包括多个栅极电极以及多个源极/漏极磊晶层于基板之上。一个或多个层形成于这些底层结构之上，且硬质遮罩层形成于一个或多个层之上。凹槽图案形成于硬质遮罩层之中，一个或多个第一抗蚀层形成于具有凹槽图案的硬质遮罩层之上，且第一光阻图案形成于一个或多个第一抗蚀层之上。通过以第一光阻图案作为蚀刻遮罩来图案化一个或多个第一抗蚀层，从而形成第一硬质遮罩图案。并且通过使用第一硬质遮罩图案来图案化具有凹槽图案的硬质遮罩层，从而形成第二硬质遮罩图案。
-
公开(公告)号：CN114975274A
公开(公告)日：2022-08-30
申请号：CN202110921431.1
申请日：2021-08-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238
Abstract: 在制造半导体装置的方法中，底层结构包括形成栅极电极以及源极/漏极磊晶层。一个或多个层形成于底层结构之上，且一个或多个硬质遮罩层形成于一个或多个层之上。一个或多个第一抗蚀层形成于硬质遮罩层之上，且第一光阻图案形成于一个或多个第一抗蚀层之上。调整第一光阻图案的宽度。通过以第一光阻图案作为蚀刻遮罩来图案化一个或多个第一抗蚀层，从而形成第一硬质遮罩图案。并且通过使用第一硬质遮罩图案来图案化硬质遮罩层，从而形成第二硬质遮罩图案。
-
-
-
-
-
-
-
-
-
Search Results
11
records
(took 0.024 seconds)
