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公开(公告)号：CN106611698B
公开(公告)日：2019-09-24
申请号：CN201610741879.4
申请日：2016-08-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/67 , H01L21/68 , H01L23/544
Abstract: 在一些实施例中，本发明涉及光刻衬底标记工具。光刻衬底标记工具具有第一光刻曝光工具，该第一光刻曝光工具布置在共用的壳体内并且配置为在多次曝光期间生成第一类型的电磁辐射。可移动的中间掩模具有多个不同的中间掩模域，该多个不同的中间掩模域分别配置为阻挡第一类型的电磁辐射的一部分，以将衬底识别标记暴露在半导体衬底上面的感光材料内。横向元件配置为移动该可移动的中间掩模，从而使得多个中间掩模域中的各中间掩模域在多次曝光中的各曝光期间暴露至感光材料上。因此，可移动的中间掩模允许使用相同的中间掩模将衬底识别标记的不同字符串形成在感光材料内，由此提供光刻衬底标记的经济效益。本发明的实施例还涉及光刻晶圆标记工具以及形成衬底识别标记的方法。
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公开(公告)号：CN106611698A
公开(公告)日：2017-05-03
申请号：CN201610741879.4
申请日：2016-08-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/67 , H01L21/68 , H01L23/544
Abstract: 在一些实施例中，本发明涉及光刻衬底标记工具。光刻衬底标记工具具有第一光刻曝光工具，该第一光刻曝光工具布置在共用的壳体内并且配置为在多次曝光期间生成第一类型的电磁辐射。可移动的中间掩模具有多个不同的中间掩模域，该多个不同的中间掩模域分别配置为阻挡第一类型的电磁辐射的一部分，以将衬底识别标记暴露在半导体衬底上面的感光材料内。横向元件配置为移动该可移动的中间掩模，从而使得多个中间掩模域中的各中间掩模域在多次曝光中的各曝光期间暴露至感光材料上。因此，可移动的中间掩模允许使用相同的中间掩模将衬底识别标记的不同字符串形成在感光材料内，由此提供光刻衬底标记的经济效益。本发明的实施例还涉及光刻晶圆标记工具以及形成衬底识别标记的方法。
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公开(公告)号：CN110783163A
公开(公告)日：2020-02-11
申请号：CN201910695394.X
申请日：2019-07-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01J37/32
Abstract: 一种使用一气体挡板控制晶圆均匀性的装置及方法。在一范例中，公开有用于基于等离子体的制程的一装置。此装置包括：一壳体及一挡板。壳体定义一加工腔室。挡板安排在加工腔室中的一晶圆上方。挡板配置以控制在晶圆上的等离子体分布。挡板具有一圆环的一形状，包括一第一圆环区及一第二圆环区。第一圆环区具有一第一内半径。第二圆环区具有不同于第一内半径的一第二内半径。
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公开(公告)号：CN109585306A
公开(公告)日：2019-04-05
申请号：CN201811042898.3
申请日：2018-09-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/48
Abstract: 本发明公开一种制造半导体装置的方法。提供包括半导体装置元件的衬底。在所述衬底之上将顶部导电垫及减反射涂层图案化。所述减反射涂层设置在所述顶部导电垫上。在所述衬底及所述减反射涂层之上形成至少一个钝化膜。刻蚀所述至少一个钝化膜及所述减反射涂层以在所述至少一个钝化膜及所述减反射涂层中形成沟槽来暴露出所述顶部导电垫的一部分。
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公开(公告)号：CN109786237B
公开(公告)日：2020-12-11
申请号：CN201811333215.X
申请日：2018-11-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3065 , B81C1/00
Abstract: 提供了包括以下步骤的制造半导体结构的方法。在半导体衬底上形成掩模层。各向异性地蚀刻由掩模层露出的半导体衬底，直至在半导体衬底中形成腔体，其中，各向异性地蚀刻由掩模层露出的半导体衬底包括实施多个第一循环以及在实施第一循环之后实施多个第二循环，第一和第二循环中的每个循环分别包括实施钝化步骤以及在实施钝化步骤之后实施蚀刻步骤。在第一循环期间，蚀刻步骤与钝化步骤的第一持续时间比率是可变的并且逐步增加。在第二循环期间，蚀刻步骤与钝化步骤的第二持续时间比率是恒定的，并且第一持续时间比率小于第二持续时间比率。本发明实施例涉及制造半导体结构的方法。
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Patent Agency Ranking
公开(公告)号：CN110783164A
公开(公告)日：2020-02-11
申请号：CN201910702423.0
申请日：2019-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01J37/32
Abstract: 本公开提供一种电浆为主的工艺所用的装置。装置包括壳体定义工艺腔室，以及气体分布板配置于工艺腔室中。壳体包括气体入口，设置以接收工艺气体，以及气体出口，设置以排出工艺后的气体。气体分布板设置以分布工艺气体于工艺腔室中。气体分布板具有多个孔洞平均分布其上。气体分布板包括第一区与第二区。第一区比第二区靠近气体出口。第一区中的至少一孔洞关闭。
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公开(公告)号：CN109786237A
公开(公告)日：2019-05-21
申请号：CN201811333215.X
申请日：2018-11-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3065 , B81C1/00
Abstract: 提供了包括以下步骤的制造半导体结构的方法。在半导体衬底上形成掩模层。各向异性地蚀刻由掩模层露出的半导体衬底，直至在半导体衬底中形成腔体，其中，各向异性地蚀刻由掩模层露出的半导体衬底包括实施多个第一循环以及在实施第一循环之后实施多个第二循环，第一和第二循环中的每个循环分别包括实施钝化步骤以及在实施钝化步骤之后实施蚀刻步骤。在第一循环期间，蚀刻步骤与钝化步骤的第一持续时间比率是可变的并且逐步增加。在第二循环期间，蚀刻步骤与钝化步骤的第二持续时间比率是恒定的，并且第一持续时间比率小于第二持续时间比率。本发明实施例涉及制造半导体结构的方法。
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公开(公告)号：CN115497796A
公开(公告)日：2022-12-20
申请号：CN202210176180.3
申请日：2022-02-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01J37/32
Abstract: 一种聚焦环及形成其的方法、等离子体型半导体处理工具。用于等离子体型半导体处理工具的聚焦环被设计为在等离子体蚀刻工艺期间提供和/或确保整个晶片的蚀刻速率均匀性。聚焦环可以包括远离聚焦环的中心倾斜以将等离子体引导至晶片的倾斜内壁。倾斜内壁的角度可以相对于晶片的顶表面大于近似130度和/或可以相对于聚焦环的相邻下部表面小于近似50度，以减少和/或消除在晶片上重叠等离子体的区域(否则会导致不均匀的蚀刻速率)。此外，内径可以被配置为在近似209毫米到214毫米的范围内，以进一步减少和/或消除晶片上重叠等离子体的区域。
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公开(公告)号：CN102347212B
公开(公告)日：2014-11-12
申请号：CN201010578003.5
申请日：2010-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02
CPC classification number: H01L21/32137 , H01L21/31138 , H01L21/32115
Abstract: 本申请描述了一种制造半导体器件的方法。提供具有多个沟槽的基板。该多个沟槽包括具有不同宽度的沟槽。在包括多个沟槽的基板上形成第一层。第一层的形成在叠加在沟槽(例如，宽沟槽)上的区域中在第一层中产生凹陷。在凹陷中形成第二层。第一层被蚀刻，同时第二层保留在凹陷中。该第二层可以防止凹陷区域的厚度进一步减小。在一个实施例中，第一层是多晶硅并且第二层是光刻胶的BARC。
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公开(公告)号：CN102347212A
公开(公告)日：2012-02-08
申请号：CN201010578003.5
申请日：2010-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02
CPC classification number: H01L21/32137 , H01L21/31138 , H01L21/32115
Abstract: 本申请描述了一种制造半导体器件的方法。提供具有多个沟槽的基板。该多个沟槽包括具有不同宽度的沟槽。在包括多个沟槽的基板上形成第一层。第一层的形成在叠加在沟槽(例如，宽沟槽)上的区域中在第一层中产生凹陷。在凹陷中形成第二层。第一层被蚀刻，同时第二层保留在凹陷中。该第二层可以防止凹陷区域的厚度进一步减小。在一个实施例中，第一层是多晶硅并且第二层是光刻胶的BARC。
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