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公开(公告)号：CN109427735B
公开(公告)日：2022-03-08
申请号：CN201810985149.8
申请日：2018-08-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528 , H01L21/768
Abstract: 一种半导体元件包含：具有数个侧壁与底面的第一导电结构，第一导电结构延伸穿过形成在基材上的一或多个隔离层；以及设于第一导电结构的至少一侧壁与一或多个隔离层的各自侧壁之间的绝缘层，其中第一导电结构至少透过底面电性耦合于第二导电结构。
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公开(公告)号：CN109427735A
公开(公告)日：2019-03-05
申请号：CN201810985149.8
申请日：2018-08-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528 , H01L21/768
Abstract: 一种半导体元件包含：具有数个侧壁与底面的第一导电结构，第一导电结构延伸穿过形成在基材上的一或多个隔离层；以及设于第一导电结构的至少一侧壁与一或多个隔离层的各自侧壁之间的绝缘层，其中第一导电结构至少透过底面电性耦合于第二导电结构。
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公开(公告)号：CN114783952A
公开(公告)日：2022-07-22
申请号：CN202210451008.4
申请日：2017-08-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本发明的实施例提供了一种制造半导体器件的方法，包括：在栅介电层上形成伪栅电极层；在所述伪栅电极层上方形成图案化的掩模层；以所述图案化的掩模层为掩模，将所述伪栅电极层图案化为多个图案化的伪栅电极，所述图案化的伪栅电极彼此间隔，使得每个图案化的伪栅电极在横截面图中具有顶宽且底窄的轮廓，其中，所述图案化包括以越来越强的横向蚀刻特性蚀刻所述伪栅电极层；在所述图案化的伪栅电极的侧壁上形成栅极间隔件；以及用含金属的栅电极代替所述图案化的伪栅电极。
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公开(公告)号：CN108987254A
公开(公告)日：2018-12-11
申请号：CN201711206711.4
申请日：2017-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L21/265
Abstract: 一种制造半导体结构的方法，包含沉积介电层于栅极堆叠上，移除一部分的栅极堆叠以于介电层中形成沟槽，沉积绝缘层于沟槽内，沉积粘着层于绝缘层上，以及于粘着层上执行含氢等离子处理。
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公开(公告)号：CN115763425A
公开(公告)日：2023-03-07
申请号：CN202211627242.4
申请日：2018-06-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/522 , H01L23/538 , H01L21/48
Abstract: 本发明实施例提供了一种集成电路(IC)结构。IC结构包括半导体衬底；形成在半导体衬底上的互连结构；以及形成在互连结构上的再分布层(RDL)金属部件。RDL金属部件还包括设置在互连结构上的阻挡层；设置在阻挡层上的扩散层，其中，扩散层包括金属和氧；以及设置在扩散层上的金属层。本发明实施例还提供另一种集成电路结构和一种制造集成电路结构的方法。
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Patent Agency Ranking
公开(公告)号：CN113265625A
公开(公告)日：2021-08-17
申请号：CN202110126895.3
申请日：2021-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: C23C14/34 , H01L21/768
Abstract: 提供一种物理气相沉积标靶及形成半导体元件的方法，用于执行物理气相沉积(PVD)制程的PVD标靶包括背板及耦接至背板的标靶板。标靶板包括溅射源材料及掺杂剂，前提为此掺杂剂并非溅射源材料中的杂质。溅射源材料包括扩散阻障材料。
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公开(公告)号：CN109585360A
公开(公告)日：2019-04-05
申请号：CN201711206286.9
申请日：2017-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本公开提供一种接合垫形成方法，此方法包括钽(Ta)导电层以阻挡在铝-铜(AlCu)金属填充层沉积期间产生的可移动的离子电荷。例如，此方法包括在基板上形成一个或多个内连线层，并在此一个或多个内连线层的顶部内连线层上形成介电质。在介电质中形成第一凹口，以从顶部内连线层暴露线路或介层窗。在第一凹口中形成导电层，以形成比第一凹口小的第二凹口。在第二凹口中形成阻挡金属层，以形成比第二凹口小的第三凹口。形成金属以填充第三凹口。
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公开(公告)号：CN113265625B
公开(公告)日：2023-10-20
申请号：CN202110126895.3
申请日：2021-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: C23C14/34 , H01L21/768
Abstract: 提供一种物理气相沉积标靶及形成半导体元件的方法，用于执行物理气相沉积(PVD)制程的PVD标靶包括背板及耦接至背板的标靶板。标靶板包括溅射源材料及掺杂剂，前提为此掺杂剂并非溅射源材料中的杂质。溅射源材料包括扩散阻障材料。
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公开(公告)号：CN110310936A
公开(公告)日：2019-10-08
申请号：CN201810582909.0
申请日：2018-06-07
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例提供了一种集成电路(IC)结构。IC结构包括半导体衬底；形成在半导体衬底上的互连结构；以及形成在互连结构上的再分布层(RDL)金属部件。RDL金属部件还包括设置在互连结构上的阻挡层；设置在阻挡层上的扩散层，其中，扩散层包括金属和氧；以及设置在扩散层上的金属层。本发明实施例还提供另一种集成电路结构和一种制造集成电路结构的方法。
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公开(公告)号：CN107919328A
公开(公告)日：2018-04-17
申请号：CN201710680527.7
申请日：2017-08-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
CPC classification number: H01L29/66545 , H01L21/28114 , H01L21/32135 , H01L21/32137 , H01L21/823828 , H01L21/823842 , H01L27/092 , H01L29/42376 , H01L29/4966 , H01L29/513 , H01L29/517
Abstract: 在衬底上方形成多晶硅层。蚀刻多晶硅层以形成包括具有第一横向尺寸的顶部部分和具有第二横向尺寸的底部部分的伪栅电极，第一横向尺寸大于或等于第二横向尺寸。用金属栅电极替换栅电极。本发明实施例涉及通过形成顶部宽且底部窄的伪栅电极来减少金属栅极悬置。
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