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公开(公告)号：CN119170602A
公开(公告)日：2024-12-20
申请号：CN202411308783.X
申请日：2024-09-19
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L23/544 , H01L21/66
Abstract: 本发明涉及半导体技术领域，提供一种有源区分构式测试单元、多晶硅栅线宽粗糙度测试方法。所述有源区分构式测试单元包括有源区以及多晶硅栅，有源区包括多个相互隔离的有源子区，多个相互隔离的有源子区沿所述多晶硅栅的长度方向排布；每个有源子区包括一个源区及一个漏区；多个有源子区的源区及漏区单独连接金属引线，与多个有源子区的源区及漏区连接的金属引线通过多层的金属互联层连接对应的测试键；每个有源子区的线宽均可调节，多晶硅栅的长度跟随多个有源子区的线宽的调节发生变化。本发明可以通过调节有源区的线宽使多晶硅栅的长度发生变化，从而使多晶硅栅的线宽粗糙度发生变化，获得多晶硅栅线宽粗糙度与电性参数之间的相关性。
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公开(公告)号：CN119558071A
公开(公告)日：2025-03-04
申请号：CN202411704565.8
申请日：2024-11-26
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本发明提供一种存储器器件性能调控方法、装置和电子设备，属于存储器技术领域。方法包括：利用SRIM软件对所有初始离子注入条件进行离子注入仿真，得到每个初始离子注入条件对应的离子掺杂分布参数集；从所有初始离子注入条件的离子掺杂分布参数集中筛选出满足设定条件的最优离子掺杂分布参数集；基于TCAD软件对选用最优离子掺杂分布参数集对应的初始离子注入条件的存储器进行整体制备工艺流程仿真。本发明结合SRIM软件和TCAD软件，针对工艺流程中对器件漏极的CNLDD注入工艺，在多个初始离子注入条件中选取最优离子掺杂分布参数集对应的初始离子注入条件作为最佳注入条件，实现精准调控离子注入模式以实现存储器件高性能。
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公开(公告)号：CN119812096A
公开(公告)日：2025-04-11
申请号：CN202411938386.0
申请日：2024-12-26
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L21/762 , H10D62/10
Abstract: 本发明提供一种金属硅化物层形成方法、半导体器件及芯片，涉及半导体技术领域。金属硅化物层形成方法包括：提供一衬底，并在衬底上形成隔离结构、栅极结构、源漏注入区和自对准阻挡层；利用保护层刻蚀处理依次去除隔离凹槽的空白槽壁之外的第二保护层和第一保护层；其中，在保护层刻蚀处理过程中，第一保护层的刻蚀速率与第二保护层的刻蚀速率比介于1：5至1：10；空白槽壁为隔离凹槽未被隔离结构覆盖的槽壁；在栅极结构的上表面以及隔离凹槽之外的衬底的上表面形成金属硅化物层。通过本发明，能够减少金属硅化物的侧向生长异常，减少器件漏电异常，提高器件性能。
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公开(公告)号：CN119742248A
公开(公告)日：2025-04-01
申请号：CN202411772571.7
申请日：2024-12-04
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本发明涉及半导体技术领域，提供一种晶圆缺陷检测方法及系统。所述方法包括：提供结构程式库，结构程式库中有多组第二结构，每组第二结构包括至少一个第二结构，每一个第二结构对应一扫描程式；判断待检测晶圆的第一结构是否与结构程式库中的某一第二结构对应；在确定第一结构与结构程式库中的某一第二结构对应时，获取该第二结构对应的扫描程式作为第一结构的扫描程式；在确定第一结构与结构程式库中所有的第二结构均不对应时，根据第一结构的对准标记生成第一结构的扫描程式；根据第一结构的扫描程式对第一结构表面的缺陷进行扫描。采用上述方法进行晶圆缺陷检测时，各个站点可以自动衍生检测程式，降低检测时间和成本，提高检测效率。
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公开(公告)号：CN119170565A
公开(公告)日：2024-12-20
申请号：CN202411316440.8
申请日：2024-09-20
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L21/768 , H01L23/528 , H01L23/532
Abstract: 本发明提供一种铜金属层形成方法、半导体结构、芯片及电路，涉及半导体技术领域。制作方法包括：提供具有金属连线沟槽的衬底；在衬底表面形成二氧化硅层；利用有机溶液对二氧化硅层进行氨基化处理，得到氨基化二氧化硅层；其中，有机溶液包括有机官能基和硅烷氧基；在氨基化二氧化硅层表面形成铜种子层；在铜种子层表面形成铜金属层。通过本发明，能够形成覆盖性好的阻挡层，铜种子分布更均匀，有利于提高后续所沉积的铜金属层的致密性与均一性，且在保证阻挡效果的同时降低阻挡层的厚度，降低阻挡层的电阻，提高器件的导电性能，提高电流的传输效率，减少信号在传输过程中的延迟，缩小互连线的尺寸，从而提高集成电路的集成度。
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Patent Agency Ranking
公开(公告)号：CN119650515A
公开(公告)日：2025-03-18
申请号：CN202411791210.7
申请日：2024-12-06
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L21/768 , H01L23/522
Abstract: 本发明提供一种接触孔形成方法、半导体器件及芯片，涉及半导体技术领域。接触孔形成方法包括：自半导体器件表面的接触孔划定位置对半导体器件进行刻蚀，去除接触孔划定位置的层间介质层和部分刻蚀停止层；接触孔划定位置自下而上依次形成有金属硅化物层、刻蚀停止层和层间介质层；利用硅‑钴‑镍刻蚀工艺去除接触孔划定位置剩余的刻蚀停止层；在划定接触孔侧壁形成侧壁阻挡层，在划定接触孔底部形成底部阻挡层；利用刻蚀工艺去除部分底部阻挡层；在划定接触孔内填充金属接触材料，形成接触孔。通过本发明，能减少金属硅化物过度消耗，防止硅化物侧向生长异常，降低底部阻挡层厚度和接触孔电阻，提高器件性能。
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公开(公告)号：CN119558006A
公开(公告)日：2025-03-04
申请号：CN202411704439.2
申请日：2024-11-26
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本公开涉及半导体技术领域，具体涉及一种场板结构优化方法、装置、设备及介质，所述方法包括：获取初始场板结构优化模型；获取调整前的电学性能评价参数；获取多组调整结构参数；获取调整后电学性能评价参数；若调整后电学性能评价参数属于目标参数范围，则将初始的结构参数作为输入，将对应的调整结构参数作为输出，对初始场板结构优化模型进行训练；获取结构参数以及器件参数；若器件参数与初始的器件参数匹配，则将结构参数输入场板结构优化模型以获取目标结构参数；基于目标结构参数进行优化。该方案可以在不依赖人的经验的前提下，针对场板结构进行优化，以确保优化后的半导体器件的性能能够满足要求，提高了优化效率，降低了优化成本。
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公开(公告)号：CN119167847A
公开(公告)日：2024-12-20
申请号：CN202411344717.8
申请日：2024-09-25
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: G06F30/33 , G06F18/214 , G06N20/20 , G06F18/27
Abstract: 本发明提供一种半导体器件电性工艺参数确定方法及装置，属于器件制作技术领域。所述半导体器件电性工艺参数确定方法包括：获取器件制造工艺参数和当前设备状态数据；基于所述器件制造工艺参数，采用预置的工艺电性相关模型，确定得到电性参数，所述预置的工艺电性相关模型用于根据器件制造工艺参数信息确定出相关联的器件电性参数信息；基于所述当前设备状态数据，采用预置的不确定性模型，确定得到工艺电性波动范围，所述预置的不确定性模型用于根据设备状态，确定出设备状态对工艺波动的影响大小；基于所述电性参数和所述工艺电性波动范围，得到器件电性工艺参数。大大提高了工作效率，确定过程简单方便，可重复使用。
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公开(公告)号：CN118763118B
公开(公告)日：2024-12-17
申请号：CN202411239239.4
申请日：2024-09-05
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L29/78 , H01L29/423 , H01L29/40 , H01L29/10 , H01L21/28 , H01L21/336
Abstract: 本发明涉及半导体技术领域，提供一种分离式深栅LDMOS器件及制造方法、芯片。该器件包括：衬底、体区、漂移区、源区、漏区、分离式深栅结构及场板结构，体区、漂移区、源区及漏区形成于衬底中，体区与源区相接，漂移区与漏区相接；分离式深栅结构包括多个嵌入体区内的纵向深栅，相邻两个纵向深栅之间通过体区相互隔离；场板结构包括多个嵌入漂移区内的场氧化层，相邻两个场氧化层之间通过漂移区相互隔离；相邻两个纵向深栅之间的体区与相邻两个场氧化层之间的漂移区相接，多个纵向深栅分别与多个场氧化层相接。本发明采用分离式的纵向深栅结构和场板结构形成多个导电沟道，增加栅对沟道的控制，增加器件的导通电流，从而降低导通电阻。
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公开(公告)号：CN118763118A
公开(公告)日：2024-10-11
申请号：CN202411239239.4
申请日：2024-09-05
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L29/78 , H01L29/423 , H01L29/40 , H01L29/10 , H01L21/28 , H01L21/336
Abstract: 本发明涉及半导体技术领域，提供一种分离式深栅LDMOS器件及制造方法、芯片。该器件包括：衬底、体区、漂移区、源区、漏区、分离式深栅结构及场板结构，体区、漂移区、源区及漏区形成于衬底中，体区与源区相接，漂移区与漏区相接；分离式深栅结构包括多个嵌入体区内的纵向深栅，相邻两个纵向深栅之间通过体区相互隔离；场板结构包括多个嵌入漂移区内的场氧化层，相邻两个场氧化层之间通过漂移区相互隔离；相邻两个纵向深栅之间的体区与相邻两个场氧化层之间的漂移区相接，多个纵向深栅分别与多个场氧化层相接。本发明采用分离式的纵向深栅结构和场板结构形成多个导电沟道，增加栅对沟道的控制，增加器件的导通电流，从而降低导通电阻。
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