公开(公告)号：CN119650515A

公开(公告)日：2025-03-18

申请号：CN202411791210.7

申请日：2024-12-06

Applicant: 北京智芯微电子科技有限公司 ,  浙江大学

Inventor： 赵东艳 ,  吴波 ,  陆佳倩 ,  许凯 ,  高大为 ,  吴永玉 ,  刘芳 ,  赵扬 ,  邓永峰 ,  郁文

IPC: H01L21/768 ,  H01L23/522

Abstract: 本发明提供一种接触孔形成方法、半导体器件及芯片，涉及半导体技术领域。接触孔形成方法包括：自半导体器件表面的接触孔划定位置对半导体器件进行刻蚀，去除接触孔划定位置的层间介质层和部分刻蚀停止层；接触孔划定位置自下而上依次形成有金属硅化物层、刻蚀停止层和层间介质层；利用硅‑钴‑镍刻蚀工艺去除接触孔划定位置剩余的刻蚀停止层；在划定接触孔侧壁形成侧壁阻挡层，在划定接触孔底部形成底部阻挡层；利用刻蚀工艺去除部分底部阻挡层；在划定接触孔内填充金属接触材料，形成接触孔。通过本发明，能减少金属硅化物过度消耗，防止硅化物侧向生长异常，降低底部阻挡层厚度和接触孔电阻，提高器件性能。

公开(公告)号：CN119167847A

公开(公告)日：2024-12-20

申请号：CN202411344717.8

申请日：2024-09-25

Applicant: 北京智芯微电子科技有限公司 ,  浙江大学

Inventor： 陈燕宁 ,  吴波 ,  刘芳 ,  金炫智 ,  许凯 ,  高大为 ,  吴永玉 ,  赵扬 ,  邓永峰 ,  郁文

IPC: G06F30/33 ,  G06F18/214 ,  G06N20/20 ,  G06F18/27

Abstract: 本发明提供一种半导体器件电性工艺参数确定方法及装置，属于器件制作技术领域。所述半导体器件电性工艺参数确定方法包括：获取器件制造工艺参数和当前设备状态数据；基于所述器件制造工艺参数，采用预置的工艺电性相关模型，确定得到电性参数，所述预置的工艺电性相关模型用于根据器件制造工艺参数信息确定出相关联的器件电性参数信息；基于所述当前设备状态数据，采用预置的不确定性模型，确定得到工艺电性波动范围，所述预置的不确定性模型用于根据设备状态，确定出设备状态对工艺波动的影响大小；基于所述电性参数和所述工艺电性波动范围，得到器件电性工艺参数。大大提高了工作效率，确定过程简单方便，可重复使用。

公开(公告)号：CN118763118B

公开(公告)日：2024-12-17

申请号：CN202411239239.4

申请日：2024-09-05

Applicant: 北京智芯微电子科技有限公司 ,  浙江大学

Inventor： 陈燕宁 ,  吴波 ,  刘芳 ,  王爽 ,  许凯 ,  高大为 ,  吴永玉 ,  赵扬 ,  邓永峰 ,  郁文

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/40 ,  H01L29/10 ,  H01L21/28 ,  H01L21/336

Abstract: 本发明涉及半导体技术领域，提供一种分离式深栅LDMOS器件及制造方法、芯片。该器件包括：衬底、体区、漂移区、源区、漏区、分离式深栅结构及场板结构，体区、漂移区、源区及漏区形成于衬底中，体区与源区相接，漂移区与漏区相接；分离式深栅结构包括多个嵌入体区内的纵向深栅，相邻两个纵向深栅之间通过体区相互隔离；场板结构包括多个嵌入漂移区内的场氧化层，相邻两个场氧化层之间通过漂移区相互隔离；相邻两个纵向深栅之间的体区与相邻两个场氧化层之间的漂移区相接，多个纵向深栅分别与多个场氧化层相接。本发明采用分离式的纵向深栅结构和场板结构形成多个导电沟道，增加栅对沟道的控制，增加器件的导通电流，从而降低导通电阻。

公开(公告)号：CN118763118A

公开(公告)日：2024-10-11

申请号：CN202411239239.4

申请日：2024-09-05

Applicant: 北京智芯微电子科技有限公司 ,  浙江大学

Inventor： 陈燕宁 ,  吴波 ,  刘芳 ,  王爽 ,  许凯 ,  高大为 ,  吴永玉 ,  赵扬 ,  邓永峰 ,  郁文

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/40 ,  H01L29/10 ,  H01L21/28 ,  H01L21/336

Abstract: 本发明涉及半导体技术领域，提供一种分离式深栅LDMOS器件及制造方法、芯片。该器件包括：衬底、体区、漂移区、源区、漏区、分离式深栅结构及场板结构，体区、漂移区、源区及漏区形成于衬底中，体区与源区相接，漂移区与漏区相接；分离式深栅结构包括多个嵌入体区内的纵向深栅，相邻两个纵向深栅之间通过体区相互隔离；场板结构包括多个嵌入漂移区内的场氧化层，相邻两个场氧化层之间通过漂移区相互隔离；相邻两个纵向深栅之间的体区与相邻两个场氧化层之间的漂移区相接，多个纵向深栅分别与多个场氧化层相接。本发明采用分离式的纵向深栅结构和场板结构形成多个导电沟道，增加栅对沟道的控制，增加器件的导通电流，从而降低导通电阻。

公开(公告)号：CN118315291A

公开(公告)日：2024-07-09

申请号：CN202410706029.5

申请日：2024-06-03

Applicant: 北京智芯微电子科技有限公司 ,  浙江大学

Inventor： 陈燕宁 ,  刘芳 ,  吴波 ,  夏雨俨 ,  陶然 ,  吴永玉 ,  赵扬 ,  邓永峰 ,  章明瑞

IPC: H01L21/60 ,  H04L25/02 ,  H01L25/16 ,  H01L23/64 ,  H01L23/48 ,  H01L21/768

Abstract: 本发明提供一种电容隔离器及其制备方法，属于半导体制造技术领域。该电容隔离器制备方法包括：分别制备隔离电容芯片、发射机芯片和接收机芯片，发射机芯片和/或接收机芯片设置有硅通孔；将发射机芯片和接收机芯片分别与隔离电容芯片进行键合，得到电容隔离器。使电容器的耐压性能不再受制于集成电路后端金属互联层的厚度，提高了电容器耐压，可以避免在金属间绝缘层的沉积过程中对硅衬底产生较大的机械应力，降低了衬底弯曲或碎裂和器件失效的风险，从而提高了器件的可靠性。通过将传统的二维集成电路转变为三维集成电路，提高芯片面积率用率，提供了更优的电路连接，降低应力引发器件失效的风险，提高器件可靠性。

公开(公告)号：CN119743992A

公开(公告)日：2025-04-01

申请号：CN202411772741.1

申请日：2024-12-04

Applicant: 北京智芯微电子科技有限公司 ,  浙江大学

Inventor： 赵东艳 ,  刘芳 ,  陆佳倩 ,  许凯 ,  高大为 ,  吴永玉 ,  吴波 ,  赵扬 ,  邓永峰 ,  李君建

IPC: H10D64/01 ,  H10D64/27

Abstract: 本发明提供一种层间介质膜形成方法、半导体结构和芯片，涉及半导体技术领域。制作方法包括：在形成多个栅极结构之后，分别在每一栅极结构两侧形成初始侧墙结构；其中，所述栅极结构呈台阶状突出于衬底上表面；所述初始侧墙结构为由上至下相同厚度的构型；对所述初始侧墙结构进行多次刻蚀，形成上端窄下端宽构型的侧墙结构；其中，所述多次刻蚀包括干法刻蚀和湿法刻蚀；在衬底、栅极结构和侧墙结构表面形成层间介质膜。通过本发明，能够增大相邻两个栅极结构侧墙的间距，减少高密度等离子体层间介质层工艺在填充过程产生的孔洞，保证接触孔刻蚀，保证接触孔侧壁阻挡层的填充以及钨的填充，提高静态随机存取存储器良率。

公开(公告)号：CN118315291B

公开(公告)日：2024-08-23

申请号：CN202410706029.5

申请日：2024-06-03

Applicant: 北京智芯微电子科技有限公司 ,  浙江大学

Inventor： 陈燕宁 ,  刘芳 ,  吴波 ,  夏雨俨 ,  陶然 ,  吴永玉 ,  赵扬 ,  邓永峰 ,  章明瑞

IPC: H01L21/60 ,  H04L25/02 ,  H01L25/16 ,  H01L23/64 ,  H01L23/48 ,  H01L21/768

Abstract: 本发明提供一种电容隔离器及其制备方法，属于半导体制造技术领域。该电容隔离器制备方法包括：分别制备隔离电容芯片、发射机芯片和接收机芯片，发射机芯片和/或接收机芯片设置有硅通孔；将发射机芯片和接收机芯片分别与隔离电容芯片进行键合，得到电容隔离器。使电容器的耐压性能不再受制于集成电路后端金属互联层的厚度，提高了电容器耐压，可以避免在金属间绝缘层的沉积过程中对硅衬底产生较大的机械应力，降低了衬底弯曲或碎裂和器件失效的风险，从而提高了器件的可靠性。通过将传统的二维集成电路转变为三维集成电路，提高芯片面积率用率，提供了更优的电路连接，降低应力引发器件失效的风险，提高器件可靠性。

公开(公告)号：CN118627291A

公开(公告)日：2024-09-10

申请号：CN202410747506.2

申请日：2024-06-11

Applicant: 北京智芯微电子科技有限公司

Inventor： 陈燕宁 ,  梁英宗 ,  赵东艳 ,  刘芳 ,  池泊明 ,  朱亚星 ,  赵扬 ,  钱振华

IPC: G06F30/20

Abstract: 本发明提供一种掺杂浓度文件生成方法、装置和电子设备，属于计算机技术领域。方法包括：获取新拓扑结构网格中的所有节点坐标；基于原拓扑结构网格中所有图形网格内的指定点坐标构建KD树；基于所述KD树搜索出所述新拓扑结构网格中的每个节点坐标在所述原拓扑结构网格对应的目标图形网格；基于每个所述目标图形网格的节点掺杂浓度对新拓扑结构网格中的每个节点坐标进行插值，得到新拓扑结构网格中的所有节点坐标的掺杂浓度，以形成新掺杂浓度文件。相比现有技术采用顺序遍历原有拓扑结构的三角形网格方式，过程效率低、耗时长。本发明采用KD树的方式建立原有图形网格的快速搜索，实现新拓扑结构网格的节点在原有拓扑结构网格上的快速定位。

公开(公告)号：CN118626374A

公开(公告)日：2024-09-10

申请号：CN202410745770.2

申请日：2024-06-11

Applicant: 北京智芯微电子科技有限公司

Inventor： 赵东艳 ,  梁英宗 ,  邓永峰 ,  刘芳 ,  池泊明 ,  朱亚星 ,  赵扬 ,  倪芳

IPC: G06F11/36

Abstract: 本发明提供一种图形用户界面程序的自动测试方法、装置和电子设备，属于计算机技术领域。其中方法包括：获取图形用户界面程序的测试用例中操作的控件坐标信息；基于测试用例中操作的控件坐标信息，编写自动化测试脚本；运行自动化测试脚本；重复执行以下步骤，直至所有测试任务测试结束：间隔预设时间周期获取图形用户界面的截图，以及提取截图中的多个测试任务的字符和每个测试任务对应的颜色状态；基于截图、多个测试任务的字符和每个测试任务的颜色状态，生成测试用例状态报告；基于测试用例状态报告确定所有测试任务的测试进程。本发明用以解决图形用户界面程序的测试过程中耗费大量的人力成本和时间成本的问题。

公开(公告)号：CN118610265A

公开(公告)日：2024-09-06

申请号：CN202411082426.6

申请日：2024-08-08

Applicant: 北京智芯微电子科技有限公司

Inventor： 余山 ,  陈燕宁 ,  刘芳 ,  赵扬 ,  吴波 ,  王凯 ,  邓永峰 ,  郁文 ,  刘倩倩

IPC: H01L29/78 ,  H01L29/40 ,  H01L21/336

Abstract: 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路，涉及半导体领域。晶体管包括：衬底，由下至上依次包括：第一衬底层、第一氧化层、重掺杂硅层及突出于重掺杂硅层的第二衬底层和第二氧化层；第二氧化层包括栅氧化层和场板氧化层，场板氧化层厚度大于栅氧化层厚度；重掺杂多晶硅层和第三氧化层形成于未被第二氧化层和第二衬底层覆盖的重掺杂硅层上；重掺杂多晶硅层、第三氧化层、形成于体区及部分漂移区底部的第二氧化层和重掺杂多晶硅层、体区及部分漂移区底部的重掺杂硅层作为第二栅极，剩余的重掺杂硅层和第二氧化层作为第二场板。本发明能够增加载流子流通通道，增大晶体管的工作电流。