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公开(公告)号：CN119584567A
公开(公告)日：2025-03-07
申请号：CN202411593891.6
申请日：2024-11-08
IPC: H10D18/60 , H10D62/10 , H10D62/834 , H10D18/01
Abstract: 一种具有深能级受主杂质p基区的功率半导体芯片及制造方法，属于功率半导体制备领域。所述功率半导体器件芯片，在p基区中采用深能级受主杂质形成一整元胞覆盖的p+基区，或者在传统p+基区掺杂的基础上附加额外的采用深能级受主杂质形成一整元胞覆盖的p++基区；其中，所述深能级受主杂质在硅中的能级位置距离价带顶EV在0.1eV以上。相比传统功率半导体器件结构，本发明可以有效提升IGCT器件的电流关断能力，导通压降相比传统结构明显降低；可以改善IGCT的p+基区掺杂浓度对于器件电流关断能力和导通压降的矛盾。
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公开(公告)号：CN119880176A
公开(公告)日：2025-04-25
申请号：CN202510372586.2
申请日：2025-03-27
Applicant: 北京怀柔实验室
Abstract: 本发明涉及半导体技术领域，公开一种集成测温装置以及功率半导体器件。所述集成测温装置包括：阴极，所述阴极包括功率半导体器件中的目标阴极梳条以及与所述目标阴极梳条相连的金属布线，或者所述阴极为与所述目标阴极梳条中的梳条缺失区域相连的金属布线，其中所述梳条缺失区域至少与所述目标阴极梳条的一个边缘连通；位于所述目标阴极梳条下方且距所述目标阴极梳条最近的PN结；以及阳极，所述阳极为所述功率半导体器件的门极，其中所述阴极与阴极钼片之间存在间隙，以及所述集成测温装置用于通过所述阴极与所述阳极之间的电信号测量所述PN结的结温。本发明可通过集成于器件内部的测温装置来实现器件的PN结的工作结温的在线测量。
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公开(公告)号：CN118588748A
公开(公告)日：2024-09-03
申请号：CN202410739913.9
申请日：2024-06-07
Applicant: 北京怀柔实验室
IPC: H01L29/744 , H01L29/423 , H01L21/28 , H01L21/332
Abstract: 一种功率半导体器件及其制备方法。所述功率半导体器件包括半导体层、门极引出端和门极网，其中，所述门极引出端和门极网设置于所述半导体层的阴极面上，所述门极网与所述半导体层的接触电阻根据门极网与所述门极引出端的距离远近呈梯度分布，距离所述门极引出端越近，所述门极网与所述半导体层的接触电阻越大。本发明通过对门极网与半导体层的接触电阻进行调整，控制流经金‑半接触的电流沿着金属互联结构更多地流向接触电阻小的区域，实现电流在横纵向的精确控制，改善电流不均匀分布，避免烧坏器件。
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公开(公告)号：CN118486714A
公开(公告)日：2024-08-13
申请号：CN202410814766.7
申请日：2024-06-21
Applicant: 北京怀柔实验室
IPC: H01L29/745 , H01L21/332
Abstract: 本申请涉及一种半导体结构及其制造方法。该半导体结构包括：基区、阴极区、阴极电极和至少两个门极电极；阴极区位于基区的一侧的中央位置；阴极区的至少部分嵌设于基区内；阴极电极位于阴极区背离基区的一侧并与阴极区电性连接；阴极电极覆盖阴极区的至少部分表面；其中，阴极区未被阴极电极覆盖的表面与基区靠近阴极区的表面平齐；至少两个门极电极位于基区靠近阴极区的一侧，并在第一方向上分布于阴极区的两侧；门极电极与基区电性连接。本申请能够在保证芯片的关断能力和阻断电压的基础上，有效降低芯片的导通压降，从而有利于提升半导体器件的性能。
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公开(公告)号：CN118431075A
公开(公告)日：2024-08-02
申请号：CN202410742886.0
申请日：2024-06-07
Applicant: 北京怀柔实验室
IPC: H01L21/3205
Abstract: 本申请提供一种半导体器件的制备方法及半导体器件。所述方法包括：提供半导体衬底结构和金属薄膜结构；将所述半导体衬底结构和所述金属薄膜结构中的至少一者加热至贴合温度；将所述半导体衬底结构的部分表面与所述金属薄膜结构的部分表面相贴合；固定所述半导体衬底结构与所述金属薄膜结构的贴合状态。采用本方法制备半导体器件，可以降低半导体器件中金属薄膜的制备难度，缩短制备时间，提高制备效率，提高金属膜层的均匀性和制备纯度，进而可以提高半导体器件的良品率。
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Patent Agency Ranking
公开(公告)号：CN118398657A
公开(公告)日：2024-07-26
申请号：CN202410841865.4
申请日：2024-06-27
Applicant: 北京怀柔实验室
IPC: H01L29/744 , H01L29/749 , H01L29/423 , H01L21/332
Abstract: 一种半导体器件芯片、其制造方法、半导体器件及电子设备，属于功率半导体器件制造领域。所述半导体器件芯片包括门极，所述门极上具有不同于沟槽栅和隔离沟槽的沟槽结构；所述半导体器件芯片为电子和空穴均以扩散原理导通的双极半导体器件芯片，或者晶闸管芯片。本发明的具有门极沟槽结构的半导体器件可以解决如开关速度慢、漏电流大、电流承受能力低等至少一个技术问题，在开关速率、大电流关断、门极寄生参数优化、门极均流等至少一个方面有显著的提升效果，门极关断时间可减小10%到50%，电场峰值下降了15%，门极汇流过程中的寄生电感的参数也明显降低，汇流能力明显增大。
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公开(公告)号：CN118398482A
公开(公告)日：2024-07-26
申请号：CN202410823716.5
申请日：2024-06-25
Applicant: 北京怀柔实验室
IPC: H01L21/225 , H01L29/06
Abstract: 本申请涉及一种半导体器件及其制造方法，其中，半导体器件的制造方法包括：提供衬底；于所述衬底上形成扩散源结构，所述扩散源结构包括至少一具有掺杂元素的外延层，所述外延层形成于所述衬底上；基于所述扩散源结构于所述衬底内形成扩散层，其中，所述扩散层的掺杂元素与所述外延层的掺杂元素相同，所述扩散层的掺杂元素的浓度与所述扩散源结构的厚度相关。本申请所涉及的半导体器件及其制造方法提高了扩散层的扩散均匀性和一致性，可以满足半导体器件对于不同掺杂元素的扩散需求，以及半导体器件的深结扩散的需求。本申请简化了半导体器件的制造流程，提高了扩散层的均匀性和可重复性，从而提高了半导体器件结构的可靠性和多样性。
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公开(公告)号：CN119947146A
公开(公告)日：2025-05-06
申请号：CN202510416717.2
申请日：2025-04-03
Applicant: 北京怀柔实验室
Abstract: 本申请公开了一种晶闸管缺陷单元的修复方法，包括：提供表面形成有晶闸管的晶圆，在晶闸管背离晶圆的第一表面覆盖功能层，功能层的材料包括低熔点金属材料，第一表面为晶闸管的具有阴极电极的一侧表面；对晶闸管进行目标条件下的测试，使晶闸管中的晶闸管缺陷单元发热，晶闸管缺陷单元为晶闸管中的至少一个晶闸管单元的阴极电极，功能层中接触晶闸管缺陷单元的部分与晶闸管缺陷单元合金化并产生凹陷，目标条件包括：晶闸管的阳极和阴极处于反偏状态下产生的漏电流达到预设值；去除晶闸管缺陷单元和剩余的功能层。本申请的部分功能层与晶闸管缺陷单元发生合金化，以物理剔除的方式即可完全去除其电极，避免了金属残留，提升了晶闸管的修复效果。
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公开(公告)号：CN119922929A
公开(公告)日：2025-05-02
申请号：CN202510374488.2
申请日：2025-03-27
Applicant: 北京怀柔实验室
Abstract: 本申请公开了一种功率半导体器件及其制备方法，该功率半导体器件包括中心区域和位于中心区域外周的外围区域，中心区域和外围区域均包括多个元胞结构，元胞结构和伪元胞结构均包括沿第一方向顺序设置的缓冲区和基区，中心区域还包括具有导电通道的伪元胞结构，伪元胞结构中缓冲区具有与基区的接触面以及沿第一方向与接触面相对的第一表面；至少部分导电通道嵌于缓冲区中的预定区域中，预定区域与接触面间隔，导电通道中嵌于预定区域中的部分由第二表面延伸至预定区域内部，预定区域用于在功率半导体器件承受设计的击穿电压的情况下形成击穿区域。本申请解决了相关技术中应用于功率半导体器件中的过压保护技术导致其击穿电压一致性较差的问题。
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公开(公告)号：CN119922927A
公开(公告)日：2025-05-02
申请号：CN202510372595.1
申请日：2025-03-27
Applicant: 北京怀柔实验室
Abstract: 本发明涉及报半导体技术领域，公开一种高关断能力的功率半导体器件以及制备方法，所述器件包括：单元胞结构，包括：形成依次层叠的阳极结构、基区结构、阴极结构、门极结构，基区结构包括浮结区，该浮结区与基区结构的掺杂类型相反，浮结区包括上平台区、下平台区以及连接两平台区的波状区，浮结区采用局部辐照并通过金属挡板在基区结构中形成且用于将阳极结构与阴极结构之间路径上的电流分流至阴极结构与门极结构之间的区域及在该区域以动态雪崩方式促进载流子的重新分布。本发明可减小阴极结构外侧边缘处的基区横向压降，以达到阴极结构与门极结构快速换流的效果，有效防止因局部电流的汇聚出现重触发而导致器件击穿，有效提高器件的关断能力。
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