-
公开(公告)号：CN102456745A
公开(公告)日：2012-05-16
申请号：CN201010523321.1
申请日：2010-10-22
Applicant: 北京大学
IPC: H01L29/788 , H01L29/06 , H01L29/10 , H01L27/115 , G11C16/02 , H01L21/8247
CPC classification number: H01L27/11556 , H01L29/7391 , H01L29/7889 , H01L29/8616
Abstract: 本发明公开了一种快闪存储器及其制备方法和操作方法。该快闪存储器包括两个垂直沟道的存储单元，以轻掺杂N型(或P型)硅作为衬底，在硅平面的两端各有一个P+区(或N+区)，中间为两个垂直于硅平面的沟道区域，沟道之上为两个沟道共用的N+区(或P+区)，每个沟道的外侧由内向外依次为隧穿氧化层、多晶硅浮栅、阻挡氧化层和多晶硅控制栅，多晶硅浮栅和多晶硅控制栅由侧墙氧化层与P+区(或N+区)隔开。整个器件呈两位垂直沟道的TFET型快闪存储器，与现有的标准CMOS工艺有着较好的兼容性，较之基于MOS场效应晶体管的传统快闪存储器具有编程效率高、功耗低、可有效抑制穿通效应、密度高等多方面的优点。
-
公开(公告)号：CN102157556A
公开(公告)日：2011-08-17
申请号：CN201110029601.1
申请日：2011-01-27
Applicant: 北京大学
IPC: H01L29/78 , H01L21/336 , H01L29/10
Abstract: 本发明提供了一种埋沟结构硅基围栅晶体管，属于微电子半导体器件领域。该晶体管包括沟道区、栅介质、栅区、源区、漏区和源漏端外延区，其中，沟道区为硅纳米线结构，包括三层，内部是圆柱形的沟道区下层，包裹在其外的两层分别是沟道区和沟道区上层，沟道区上层和沟道区下层掺杂有类型相反的杂质，沟道区上层外覆盖一层栅介质区，栅区位于栅介质的外层。本发明基于氧化分凝技术制备出适合应用在高速电路中的埋沟结构硅基围栅晶体管，避免了围栅器件多晶向带来的迁移率下降和严重的随机电报噪声现象。
-
公开(公告)号：CN102543172B
公开(公告)日：2014-09-24
申请号：CN201210046710.9
申请日：2012-02-27
Applicant: 北京大学
IPC: G11C11/56
Abstract: 本发明公开了一种适用于神经元电路的阻变忆阻器的控制方法。本发明的控制方法在神经元电路里，阻变忆阻器的两个端口分别和MOS晶体管的漏端和源端相连，组成并联结构，并分别连接于前神经元和后神经元，在MOS晶体管的栅端加上栅电压。本发明通过阻变忆阻器与MOS晶体管并联，在学习态，通过调节MOS晶体管的栅电压将阻变忆阻器设置到预定阻值；在计算态，通过栅电压控制MOS晶体管的沟道电阻从而精确控制阻变忆阻器和MOS晶体管的并联结构的阻值，从而快速精确地对并联结构的阻值进行调节。MOS晶体管的面积可以很小，有利于大规模集成，同时，控制MOS晶体管的栅电压能够实现阻变忆阻器的阻值可变并且可以精确控制阻值浮动。
-
公开(公告)号：CN102663497A
公开(公告)日：2012-09-12
申请号：CN201210097673.4
申请日：2012-04-05
Applicant: 北京大学
IPC: G06N3/06
Abstract: 本发明公开了一种自路由单元电路及其控制方法。本发明的电路适用于大规模互联的神经网络系统中，前神经元与两个以上后神经元的突触连接采用自路由单元电路，具有两条以上并联的支路，每条并联支路由一个或者多个双极阻变忆阻器构成，每条支路具有不同的结构，随着阻变忆阻器的数目、极性的连接方向以及串并联方式的不同而形成具有与特定电压相应的一种自路由单元电路。本发明的电路能够自动地选择向后神经元传递信号，并且电路简单、结构小以及便于大规模集成；而且为非挥发电路，一旦设定，在条件不变的情况下，不需重新设定。
-
-
Patent Agency Ranking
公开(公告)号：CN102543172A
公开(公告)日：2012-07-04
申请号：CN201210046710.9
申请日：2012-02-27
Applicant: 北京大学
IPC: G11C11/56
Abstract: 本发明公开了一种适用于神经元电路的阻变忆阻器的控制方法。本发明的控制方法在神经元电路里，阻变忆阻器的两个端口分别和MOS晶体管的漏端和源端相连，组成并联结构，并分别连接于前神经元和后神经元，在MOS晶体管的栅端加上栅电压。本发明通过阻变忆阻器与MOS晶体管并联，在学习态，通过调节MOS晶体管的栅电压将阻变忆阻器设置到预定阻值；在计算态，通过栅电压控制MOS晶体管的沟道电阻从而精确控制阻变忆阻器和MOS晶体管的并联结构的阻值，从而快速精确地对并联结构的阻值进行调节。MOS晶体管的面积可以很小，有利于大规模集成，同时，控制MOS晶体管的栅电压能够实现阻变忆阻器的阻值可变并且可以精确控制阻值浮动。
-
公开(公告)号：CN102157557A
公开(公告)日：2011-08-17
申请号：CN201110029706.7
申请日：2011-01-27
Applicant: 北京大学
CPC classification number: H01L29/0673 , B82Y10/00 , H01L29/0649 , H01L29/0692 , H01L29/16 , H01L29/66439 , H01L29/775
Abstract: 本发明提供了一种基于纳米线器件的耐高压横向双向扩散晶体管，属于微电子半导体器件领域。该横向双扩散MOS晶体管包括沟道区、栅介质、栅区、源区、漏区、源端外延区以及漏端S型漂移区，沟道区是横向圆柱形硅纳米线结构，上面覆盖一层均匀栅介质，栅介质上层是栅区，栅区和栅介质完全包围沟道区，源端外延区位于源区和沟道区之间，漏端S型漂移区位于漏区和沟道区之间，漏端S型漂移区俯视图呈单个或多个S型结构，S型结构中间填充具有相对介电常数1～4的绝缘材料。本发明可提高基于硅纳米线MOS晶体管的横向双扩散晶体管的耐高压能力。
-
公开(公告)号：CN102157556B
公开(公告)日：2012-12-19
申请号：CN201110029601.1
申请日：2011-01-27
Applicant: 北京大学
IPC: H01L29/78 , H01L21/336 , H01L29/10
Abstract: 本发明提供了一种埋沟结构硅基围栅晶体管，属于微电子半导体器件领域。该晶体管包括沟道区、栅介质、栅区、源区、漏区和源漏端外延区，其中，沟道区为硅纳米线结构，包括三层，内部是圆柱形的沟道区下层，包裹在其外的两层分别是沟道区和沟道区上层，沟道区上层和沟道区下层掺杂有类型相反的杂质，沟道区上层外覆盖一层栅介质区，栅区位于栅介质的外层。本发明基于氧化分凝技术制备出适合应用在高速电路中的埋沟结构硅基围栅晶体管，避免了围栅器件多晶向带来的迁移率下降和严重的随机电报噪声现象。
-
公开(公告)号：CN102683586A
公开(公告)日：2012-09-19
申请号：CN201210104120.7
申请日：2012-04-10
Applicant: 北京大学
Abstract: 本发明公开了一种适用于神经电路的多值阻变存储器及其控制方法。本发明的多值阻变存储器包括：n个阻变存储器R1至Rn以及n+1个端口ln1至lnn+1，n个阻变存储器中的每一个为二值阻变存储器，n个阻变存储器通过n-1个端口ln2至lnn串联在一起并连接至设置电路，并由端口ln1和lnn+1连接至设置电路或者计算电路，其中n为自然数，且n≥2。本发明通过端口将两个以上的阻变存储器串联起来，实现了可变的多值存储的阻变存储器。本发明的多值阻变存储器，能够稳定控制，且可重复性好，而且可以实现等差的多值存储的阻变存储器。
-
公开(公告)号：CN102638030A
公开(公告)日：2012-08-15
申请号：CN201210119083.7
申请日：2012-04-20
Applicant: 北京大学
IPC: H02H9/04
Abstract: 本发明公开了一种基于阻变忆阻器的电压保护电路及其应用。本发明的电压保护电路包括：电阻连接至运算放大器的一个输入端；运算放大器的另一输入端接地；阻变忆阻器连接在电阻连接至运算放大器的一端与运算放大器的输出端之间；阻变忆阻器为双极阻变忆阻器；电阻和阻变忆阻器与运算放大器的连接为同相电压保护电路或者为反相电压保护电路。本发明利用加在阻变忆阻器两端的电压超过发生阻变的阈值时，阻变忆阻器的阻值变小的特性，通过在电阻与运算放大器的输出端之间连接阻变忆阻器，使得当输入电压变大时，输出电压不会过高，从而以起到保护元件的作用。本发明的电压保护电路，可调范围宽，电路稳定，好控制，而且电路简单。
-
-
-
-
-
-
-
-
-
Search Results
22
records
(took 0.019 seconds)
