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公开(公告)号：CN112698275A
公开(公告)日：2021-04-23
申请号：CN201911003739.7
申请日：2019-10-22
Applicant: 北京华航无线电测量研究所
IPC: G01S7/35
Abstract: 本发明公开了一种可重配置的雷达接收通道合成控制装置，包括主控芯片、可编程逻辑电路器件、处理单元。所述主控芯片为外部芯片，所述可编程逻辑电路器件、处理单元采用同一片FPGA实现。所述主控芯片根据任务需求对接收到的每路AD芯片数据进行选通及运算符号的参数配置，所述处理单元解析主控芯片对N路AD芯片数据的参数配置，通过可编程逻辑电路器件完成N路AD芯片数据中选通通道中的数据加减和差处理，即实现雷达接收通道合成控制。本发明降低了设计的复杂度，克服了模拟方式适应性差的缺点，对减小硬件空间、降低设备成本和功耗、提高系统可靠性等方面具有重要意义。
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公开(公告)号：CN108196248B
公开(公告)日：2021-04-20
申请号：CN201711325467.3
申请日：2017-12-13
Applicant: 北京华航无线电测量研究所
Abstract: 本发明提出一种基于FPGA的雷达数字脉冲压缩去直流方法，在输入序列sig时，同步的输入长度与输入序列相同的全1序列Ones；同时对输入序列和全1序列作FFT运算；同时对输入序列进行累加求均值的操作；输入序列的求均值结果与全1序列FFT的结果相乘后与输入序列sig的FFT结果相减，即可得到去除直流分量的结果。本发明只需要1bit输入，占用存储器很少；不会引入额外延迟，占用硬件资源较少，能够有效地保证运算效率；通过合理选择实现方法，使得脉冲压缩的计算速度以及硬件资源占用等性能指标达到最优，可广泛应用于现代雷达信号处理中。
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公开(公告)号：CN108196248A
公开(公告)日：2018-06-22
申请号：CN201711325467.3
申请日：2017-12-13
Applicant: 北京华航无线电测量研究所
Abstract: 本发明提出一种基于FPGA的雷达数字脉冲压缩去直流方法，在输入序列sig时，同步的输入长度与输入序列相同的全1序列Ones；同时对输入序列和全1序列作FFT运算；同时对输入序列进行累加求均值的操作；输入序列的求均值结果与全1序列FFT的结果相乘后与输入序列sig的FFT结果相减，即可得到去除直流分量的结果。本发明只需要1bit输入，占用存储器很少；不会引入额外延迟，占用硬件资源较少，能够有效地保证运算效率；通过合理选择实现方法，使得脉冲压缩的计算速度以及硬件资源占用等性能指标达到最优，可广泛应用于现代雷达信号处理中。
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Patent Agency Ranking
公开(公告)号：CN112346057A
公开(公告)日：2021-02-09
申请号：CN201910719523.4
申请日：2019-08-06
Applicant: 北京华航无线电测量研究所
IPC: G01S13/90
Abstract: 本发明一种图像处理过程中的二维插值模块，包括多路数据分发模块、插值模块、多路数据整合模块：所述多路数据分发模块将数据分时输出，流水送入并行的插值处理模块中；插值模块：包括距离向插值模块、方位向插值模块；分别计算距离向、方位向插值位置并插值；多路数据整合模块将距离和方位向插值处理输出的插值结果，分别整合到一路进行输出。该模块的实时性强，显著提高了图像数据处理速度。
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公开(公告)号：CN112698275B
公开(公告)日：2023-08-15
申请号：CN201911003739.7
申请日：2019-10-22
Applicant: 北京华航无线电测量研究所
IPC: G01S7/35
Abstract: 本发明公开了一种可重配置的雷达接收通道合成控制装置，包括主控芯片、可编程逻辑电路器件、处理单元。所述主控芯片为外部芯片，所述可编程逻辑电路器件、处理单元采用同一片FPGA实现。所述主控芯片根据任务需求对接收到的每路AD芯片数据进行选通及运算符号的参数配置，所述处理单元解析主控芯片对N路AD芯片数据的参数配置，通过可编程逻辑电路器件完成N路AD芯片数据中选通通道中的数据加减和差处理，即实现雷达接收通道合成控制。本发明降低了设计的复杂度，克服了模拟方式适应性差的缺点，对减小硬件空间、降低设备成本和功耗、提高系统可靠性等方面具有重要意义。
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公开(公告)号：CN112346057B
公开(公告)日：2023-07-14
申请号：CN201910719523.4
申请日：2019-08-06
Applicant: 北京华航无线电测量研究所
IPC: G01S13/90
Abstract: 本发明一种图像处理过程中的二维插值模块，包括多路数据分发模块、插值模块、多路数据整合模块：所述多路数据分发模块将数据分时输出，流水送入并行的插值处理模块中；插值模块：包括距离向插值模块、方位向插值模块；分别计算距离向、方位向插值位置并插值；多路数据整合模块将距离和方位向插值处理输出的插值结果，分别整合到一路进行输出。该模块的实时性强，显著提高了图像数据处理速度。
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公开(公告)号：CN111221496B
公开(公告)日：2023-06-13
申请号：CN201811417160.0
申请日：2018-11-26
Applicant: 北京华航无线电测量研究所
IPC: G06F7/485
Abstract: 一种使用FPGA实现浮点数据累加的方法，包括以下步骤：S1、浮点数据前期无堵塞流水累加；S2、浮点数据末段累加中间结果累加。本发明基于FPGA器件，提出了一种适用于大数据量场合的浮点数据累加运算结构，该结构资源利用率极少，并且能够解决DSP处理器等软件累加方法无法满足雷达成像系统实时性要求的问题，大大提高了累加运算的速度。
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公开(公告)号：CN111221496A
公开(公告)日：2020-06-02
申请号：CN201811417160.0
申请日：2018-11-26
Applicant: 北京华航无线电测量研究所
IPC: G06F7/485
Abstract: 一种使用FPGA实现浮点数据累加的方法，包括以下步骤：S1、浮点数据前期无堵塞流水累加；S2、浮点数据末段累加中间结果累加。本发明基于FPGA器件，提出了一种适用于大数据量场合的浮点数据累加运算结构，该结构资源利用率极少，并且能够解决DSP处理器等软件累加方法无法满足雷达成像系统实时性要求的问题，大大提高了累加运算的速度。
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