基于JESD204B的板间高速AD同步采集电路及同步方法

    公开(公告)号:CN108134607B

    公开(公告)日:2021-07-02

    申请号:CN201711380450.8

    申请日:2017-12-20

    Abstract: 本发明提出一种基于JESD204B的板间高速AD同步采集电路及同步方法,采集电路包括同步控制板和K块采集板,所述同步控制板分别与每块采集板相连接,为每块采集板提供时序一致的同步控制信号和与AD外部采样时钟同源的同步参考时钟,使K块采集板间实现同步多路AD采集。采集电路采用了模块化设计,可进行多板重复堆叠;适用范围广,适用于任何基于JESD204B的ADC芯片;电路简单、有效、可靠,有效解决了系统小型化与系统性能指标要求逐步提升的矛盾。

    基于LVDS总线的数据收发模块

    公开(公告)号:CN111200581A

    公开(公告)日:2020-05-26

    申请号:CN201811374562.7

    申请日:2018-11-19

    Abstract: 本发明公开了一种基于LVDS总线的数据收发模块,包括发送模块和接收模块,所述发送模块按照自定义协议对发送数据帧格式进行设置,并进行并串转换,将串行数据及时钟通过LVDS串口发送;所述接收模块将接收数据按照自定义协议进行串并转换,对接收数据进行有效性判断并存储。本发明有效的解决了由于协议上的差异,给设计人员带来大量的重复性设计及调试工作,提高工作效率,并能够避免传输数据错误或重要数据包丢失等现象,使得数据传输更加稳定可靠。

    基于LVDS总线的数据收发模块

    公开(公告)号:CN111200581B

    公开(公告)日:2022-08-16

    申请号:CN201811374562.7

    申请日:2018-11-19

    Abstract: 本发明公开了一种基于LVDS总线的数据收发模块,包括发送模块和接收模块,所述发送模块按照自定义协议对发送数据帧格式进行设置,并进行并串转换,将串行数据及时钟通过LVDS串口发送;所述接收模块将接收数据按照自定义协议进行串并转换,对接收数据进行有效性判断并存储。本发明有效的解决了由于协议上的差异,给设计人员带来大量的重复性设计及调试工作,提高工作效率,并能够避免传输数据错误或重要数据包丢失等现象,使得数据传输更加稳定可靠。

    一种基于FPGA的雷达数字脉冲压缩去直流方法

    公开(公告)号:CN108196248B

    公开(公告)日:2021-04-20

    申请号:CN201711325467.3

    申请日:2017-12-13

    Abstract: 本发明提出一种基于FPGA的雷达数字脉冲压缩去直流方法,在输入序列sig时,同步的输入长度与输入序列相同的全1序列Ones;同时对输入序列和全1序列作FFT运算;同时对输入序列进行累加求均值的操作;输入序列的求均值结果与全1序列FFT的结果相乘后与输入序列sig的FFT结果相减,即可得到去除直流分量的结果。本发明只需要1bit输入,占用存储器很少;不会引入额外延迟,占用硬件资源较少,能够有效地保证运算效率;通过合理选择实现方法,使得脉冲压缩的计算速度以及硬件资源占用等性能指标达到最优,可广泛应用于现代雷达信号处理中。

    一种基于FPGA的雷达数字脉冲压缩去直流方法

    公开(公告)号:CN108196248A

    公开(公告)日:2018-06-22

    申请号:CN201711325467.3

    申请日:2017-12-13

    Abstract: 本发明提出一种基于FPGA的雷达数字脉冲压缩去直流方法,在输入序列sig时,同步的输入长度与输入序列相同的全1序列Ones;同时对输入序列和全1序列作FFT运算;同时对输入序列进行累加求均值的操作;输入序列的求均值结果与全1序列FFT的结果相乘后与输入序列sig的FFT结果相减,即可得到去除直流分量的结果。本发明只需要1bit输入,占用存储器很少;不会引入额外延迟,占用硬件资源较少,能够有效地保证运算效率;通过合理选择实现方法,使得脉冲压缩的计算速度以及硬件资源占用等性能指标达到最优,可广泛应用于现代雷达信号处理中。

    基于JESD204B的板间高速AD同步采集电路及同步方法

    公开(公告)号:CN108134607A

    公开(公告)日:2018-06-08

    申请号:CN201711380450.8

    申请日:2017-12-20

    Abstract: 本发明提出一种基于JESD204B的板间高速AD同步采集电路及同步方法,采集电路包括同步控制板和K块采集板,所述同步控制板分别与每块采集板相连接,为每块采集板提供时序一致的同步控制信号和与AD外部采样时钟同源的同步参考时钟,使K块采集板间实现同步多路AD采集。采集电路采用了模块化设计,可进行多板重复堆叠;适用范围广,适用于任何基于JESD204B的ADC芯片;电路简单、有效、可靠,有效解决了系统小型化与系统性能指标要求逐步提升的矛盾。

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