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Patent Agency Ranking
公开(公告)号：CN111200581A
公开(公告)日：2020-05-26
申请号：CN201811374562.7
申请日：2018-11-19
Applicant: 北京华航无线电测量研究所
Abstract: 本发明公开了一种基于LVDS总线的数据收发模块，包括发送模块和接收模块，所述发送模块按照自定义协议对发送数据帧格式进行设置，并进行并串转换，将串行数据及时钟通过LVDS串口发送；所述接收模块将接收数据按照自定义协议进行串并转换，对接收数据进行有效性判断并存储。本发明有效的解决了由于协议上的差异，给设计人员带来大量的重复性设计及调试工作，提高工作效率，并能够避免传输数据错误或重要数据包丢失等现象，使得数据传输更加稳定可靠。
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公开(公告)号：CN112699070B
公开(公告)日：2024-06-18
申请号：CN201911006278.9
申请日：2019-10-22
Applicant: 北京华航无线电测量研究所
Abstract: 本发明提供了一种基于ZYNQ的DMA数据传输方法，解决了ZYNQ芯片内部FPGA与ARM之间的数据传输问题。首先对数据包长度校验；其次将经过数据包长度校验后的数据存储在接收fifo；然后FPGA根据AXI DMA核的配置模式，通过AXI4‑Stream总线发送接收fifo中的数据至内存DDR，完成流式接口到内存映射的转换；最后ARM读取内存DDR中的数据，至此，完成一次FPGA到ARM的数据流传输。本发明通过DMA传输机制在系统内实现了高性能的数据传输，满足了ZYNQ芯片内部FPGA与ARM之间对于大数据高速传输和处理的要求，极大提升了ARM处理器的数据处理能力。
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公开(公告)号：CN111200581B
公开(公告)日：2022-08-16
申请号：CN201811374562.7
申请日：2018-11-19
Applicant: 北京华航无线电测量研究所
Abstract: 本发明公开了一种基于LVDS总线的数据收发模块，包括发送模块和接收模块，所述发送模块按照自定义协议对发送数据帧格式进行设置，并进行并串转换，将串行数据及时钟通过LVDS串口发送；所述接收模块将接收数据按照自定义协议进行串并转换，对接收数据进行有效性判断并存储。本发明有效的解决了由于协议上的差异，给设计人员带来大量的重复性设计及调试工作，提高工作效率，并能够避免传输数据错误或重要数据包丢失等现象，使得数据传输更加稳定可靠。
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公开(公告)号：CN114443560A
公开(公告)日：2022-05-06
申请号：CN202011219913.4
申请日：2020-11-05
Applicant: 北京华航无线电测量研究所
IPC: G06F15/78
Abstract: 本发明公开一种DSP处理器与FPGA周期性通信的防帧错方法，在DSP+FPGA系统中的指令状态通信中，通常DSP按照某一周期给FPGA发送数据帧，而FPGA则是按照另一周期或者非周期，向下一级转发指令状态数据。即使协议上规定DSP和FPGA的周期相同，但是实际上，两个芯片的周期也不是绝对的相同，存在些微差别。经过差别累计，若FPGA接收到指令状态数据后，不采取保护措施，直接转发至下一级，容易产生数据帧错乱的现象。为了解决此问题，本发明在FPGA内通过2级缓存FIFO+RAM的方式，实现数据完整帧的保护，确保FPGA转发的数据是完整的数据帧，不会出现拼帧现象。
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公开(公告)号：CN112699070A
公开(公告)日：2021-04-23
申请号：CN201911006278.9
申请日：2019-10-22
Applicant: 北京华航无线电测量研究所
Abstract: 本发明提供了一种基于ZYNQ的DMA数据传输方法，解决了ZYNQ芯片内部FPGA与ARM之间的数据传输问题。首先对数据包长度校验；其次将经过数据包长度校验后的数据存储在接收fifo；然后FPGA根据AXI DMA核的配置模式，通过AXI4‑Stream总线发送接收fifo中的数据至内存DDR，完成流式接口到内存映射的转换；最后ARM读取内存DDR中的数据，至此，完成一次FPGA到ARM的数据流传输。本发明通过DMA传输机制在系统内实现了高性能的数据传输，满足了ZYNQ芯片内部FPGA与ARM之间对于大数据高速传输和处理的要求，极大提升了ARM处理器的数据处理能力。
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