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公开(公告)号：CN110034067B
公开(公告)日：2021-01-05
申请号：CN201810029723.2
申请日：2018-01-12
IPC分类号： H01L21/8232 , H01L21/8238 , H01L27/088 , H01L27/092
摘要： 一种半导体器件及其形成方法，所述方法包括：提供半导体衬底，所述半导体衬底包括TFET区以及CMOS区；采用第一覆盖层覆盖TFET区，并在第一覆盖层的保护下在CMOS区内形成CMOS轻掺杂漏区，以及进行第一退火工艺处理；去除第一覆盖层，形成TFET栅极侧墙以及CMOS栅极侧墙；在TFET区和CMOS区形成源漏掺杂区，并进行第二退火工艺处理；形成覆盖CMOS区的保护层，在保护层的保护下去除TFET栅极侧墙的至少一部分，并暴露出TFET栅极与TFET区的源漏掺杂区之间的半导体衬底；在TFET区内形成TFET轻掺杂漏区。本发明方案可以提高TFET轻掺杂漏区结面的浓度梯度，提高器件隧穿几率和开态电流。
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公开(公告)号：CN105529250B
公开(公告)日：2020-10-09
申请号：CN201410522615.0
申请日：2014-09-30
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/265
摘要： 本发明提供一种高能离子注入方法及半导体结构，其中高能离子注入方法，包括：提供半导体衬底，所述半导体衬底包括第一类型有源区和第二类型有源区；形成覆盖所述半导体衬底表面的屏蔽介质层；在所述屏蔽介质层表面形成图形化的掩模层，所述掩模层覆盖第二类型有源区；形成位于掩模层边缘侧壁上的牺牲侧墙；通过高能离子注入，在第一类型有源区中形成深阱区。牺牲侧墙提高了掩模层边缘部分抵抗高能离子注入轰击的能力，屏蔽注入离子使其不进入第二类型有源区，进而避免了阱区范围扩大造成器件失效。
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公开(公告)号：CN106298526B
公开(公告)日：2019-05-28
申请号：CN201510292699.8
申请日：2015-06-01
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/336 , H01L29/78 , H01L29/16
摘要： 一种准绝缘体上硅场效应晶体管器件的制作方法，采用两次干法刻蚀，第一干法刻蚀，同时在用于形成准绝缘体上硅场效应晶体管的有源区第一区域，与用于形成准绝缘体上硅场效应晶体管体区电极的有源区第二区域形成某一深度的凹槽，第二区域的凹槽深度满足体区电极的需求；接着保护第二区域的凹槽，对第一区域的凹槽进一步进行第二干法刻蚀以加大该凹槽深度，满足场效应晶体管源漏重掺杂区所需的掺杂多晶硅填入量。上述制作方法，兼容了场效应晶体管与体区电极的制作，减少了工艺步骤。
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公开(公告)号：CN103779218B
公开(公告)日：2017-10-31
申请号：CN201210406039.4
申请日：2012-10-23
申请人： 中芯国际集成电路制造(上海)有限公司
发明人： 卜伟海
IPC分类号： H01L21/336 , H01L21/20 , H01L29/78
CPC分类号： H01L29/66477 , H01L21/02381 , H01L21/02532 , H01L21/02639 , H01L29/165 , H01L29/6653 , H01L29/6656 , H01L29/66636 , H01L29/7834 , H01L29/7848
摘要： 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域。该方法中在衬底源/漏处形成凹槽，在凹槽侧壁形成可去除侧墙，然后对凹槽进行刻蚀以形成Sigma形凹陷；在Sigma形凹陷内进行基本不掺杂的硅锗选择性外延生长时由可去除侧墙保护Sigma形凹陷靠近衬底表面不被外延，去除可去除侧墙再在Sigma形凹陷内进行掺杂P型杂质的硅锗外延生长。这样，在充分增加应力的情况下保证源漏结之间有充分的距离，以免加剧短沟道效应，并且无掺杂的SiGe外延生长不给导电通道引入高阻层，避免了器件性能退化，提高了器件性能。
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公开(公告)号：CN104217930B
公开(公告)日：2017-08-25
申请号：CN201310224082.3
申请日：2013-06-05
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/205
摘要： 本发明提供一种石墨烯图案的形成方法，包括：在基底上形成掩蔽层，在所述基底上形成掩蔽层，所述掩蔽层内具有暴露所述基底表面的开口；在所述开口内的基底表面形成石墨烯层。其中，本发明中直接在基底表面形成石墨烯层的方式，可确保形成的石墨烯图案在基底上的精确定位；以掩蔽层的开口内形成石墨烯层的方式，可以掩蔽层的开口图形限定后续在所述基底裸露表面形成的石墨烯图案的结构，避免了对于石墨烯层进一步刻蚀，进而避免形成的石墨烯层因刻蚀而造成的质量缺陷。采用本发明可获取图案精确，质量优异的石墨烯图案。
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公开(公告)号：CN104241249B
公开(公告)日：2017-03-22
申请号：CN201310253184.8
申请日：2013-06-21
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L23/538 , H01L21/768
CPC分类号： H01L23/5226 , H01L21/3081 , H01L21/7682 , H01L21/76877 , H01L21/76898 , H01L23/481 , H01L2225/06544 , H01L2924/0002 , H01L2924/00
摘要： 本申请提供了一种硅通孔互连结构及其制作方法。该制作方法包括制作硅通孔和制作绝缘层的步骤，制作绝缘层的步骤包括：在衬底上刻蚀形成环状沟槽，环状沟槽的深宽比为5:1～20:1；采用等离子体沉积法将介电材料填充到环状沟槽中，形成具有空气隙的密封部，空气隙的体积为环状沟槽总体积的50%～90%，其中，等离子体的溅射方向与环状沟槽上表面所在平面的夹角为α，且0°＜α＜20°或45°＜α＜90°。本申请增大了等离子体对环状沟槽内壁的溅射产率，同时降低了对环状沟槽开口处的溅射产率，加快了密封部的形成速度，增大了空气隙的体积，使得硅通孔互连结构绝缘层的介电常数减小10%～60%。
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公开(公告)号：CN103779265B
公开(公告)日：2016-08-03
申请号：CN201210398958.1
申请日：2012-10-18
申请人： 中芯国际集成电路制造(上海)有限公司
发明人： 卜伟海
IPC分类号： H01L21/768
摘要： 本发明提供一种半导体器件的制造方法，涉及半导体技术领域。本发明实施例的半导体器件的制造方法，仅需要进行一次金属填充和CMP工艺就可以实现局域互连，简化了制造工艺。并且，通过改变接触通孔刻蚀顺序以及引入蚀刻停止层和起平坦作用的第三介质层，优化了接触通孔刻蚀工艺，提高了形成接触通孔时的对准精度，提高了产品良率。
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公开(公告)号：CN105529250A
公开(公告)日：2016-04-27
申请号：CN201410522615.0
申请日：2014-09-30
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/265
摘要： 本发明提供一种高能离子注入方法及半导体结构，其中高能离子注入方法，包括：提供半导体衬底，所述半导体衬底包括第一类型有源区和第二类型有源区；形成覆盖所述半导体衬底表面的屏蔽介质层；在所述屏蔽介质层表面形成图形化的掩模层，所述掩模层覆盖第二类型有源区；形成位于掩模层边缘侧壁上的牺牲侧墙；通过高能离子注入，在第一类型有源区中形成深阱区。牺牲侧墙提高了掩模层边缘部分抵抗高能离子注入轰击的能力，屏蔽注入离子使其不进入第二类型有源区，进而避免了阱区范围扩大造成器件失效。
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公开(公告)号：CN103390555B
公开(公告)日：2015-12-09
申请号：CN201210139956.0
申请日：2012-05-08
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/336
摘要： 本发明提供了一种金属氧化物半导体晶体管的制作方法，在源/漏层与沟道之间形成第二侧壁层，且在半导体衬底表面和源漏层之间形成空气埋层。在确保减小漏耗尽层扩展导致的漏电流的基础上，减小源漏寄生电容，并且减小了热预算。
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公开(公告)号：CN104916640A
公开(公告)日：2015-09-16
申请号：CN201410093030.1
申请日：2014-03-13
IPC分类号： H01L27/115 , H01L21/8247
摘要： 本发明公开了一种半浮栅存储器结构，包括MOSFET、嵌入式TFET和控制栅极；所述控制栅极和所述嵌入式TFET相连接；所述MOSFET包括半浮栅、源极和漏极，所述嵌入式TFET包括第一二极管和第二二极管；所述半浮栅和所述第一二极管的输入端相连接，所述半浮栅和所述第二二极管的输入端相连接；所述源极和所述第一二极管的输出端相连接，所述漏极和所述第二二极管的输出端相连接。根据本发明制备的半浮栅存储器结构，将提高存储器的读写速度，半浮栅存储器的结构简单，而且有助于在MOSFET晶体管和隧道场效应晶体管(TFET)中实现半浮栅存储器的功能。
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