公开(公告)号：CN106409781B

公开(公告)日：2019-01-25

申请号：CN201610208262.6

申请日：2016-04-06

Applicant: 东芝存储器株式会社

Inventor： 本间庄一 ,  高野勇佑

IPC: H01L23/31

Abstract: 本发明的实施方式提供能够提高导电性屏蔽层与密封树脂层的密接性的半导体装置及其制造方法。实施方式的半导体装置具备：配线衬底，具有包含第1面与第2面的基体及接地配线；半导体芯片，搭载在第1面上；外部连接端子，设置在第2面上，且包含与接地配线电性连接的接地端子；密封树脂层，将半导体芯片密封；金属化合物层，接触于密封树脂层的表面，且包含金属氮化物；以及导电性屏蔽层，以隔着金属化合物层而覆盖密封树脂层的方式设置。接地配线在配线衬底的侧面露出，且与导电性屏蔽层电性连接。

公开(公告)号：CN108630627A

公开(公告)日：2018-10-09

申请号：CN201710713264.5

申请日：2017-08-18

Applicant: 东芝存储器株式会社

Inventor： 高野勇佑

IPC: H01L23/31 ,  H01L23/544 ,  H01L23/552 ,  H01L21/48 ,  H01L21/56

CPC classification number: H01L23/544 ,  B41M5/262 ,  H01L21/02186 ,  H01L21/268 ,  H01L21/32051 ,  H01L21/565 ,  H01L23/3114 ,  H01L23/3121 ,  H01L23/552 ,  H01L2223/54433

Abstract: 本发明的实施方式提供一种视认性提高的半导体封装及半导体封装的标记方法。实施方式的半导体封装具备半导体元件、密封材料、屏蔽膜以及识别膜。所述密封材料设置在所述半导体元件的侧面上及上表面上。所述屏蔽膜设置在所述密封材料的侧面上及上表面上。所述识别膜设置在所述屏蔽膜的上表面上，具有含二价氧化钛的第1部分及含四价氧化钛的第2部分。

公开(公告)号：CN106531639B

公开(公告)日：2019-12-13

申请号：CN201610236042.4

申请日：2016-04-15

Applicant: 东芝存储器株式会社

Inventor： 高野勇佑 ,  渡部武志

IPC: H01L21/52 ,  H01L21/56 ,  H01L23/13 ,  H01L23/29

Abstract: 本发明的实施方式提供一种在外观检查步骤中容易发现不良的半导体装置的制造方法及半导体装置。实施方式的半导体装置的制造方法包括将半导体芯片搭载于衬底的第1面上，所述衬底具有第1面、位于该第1面的相反侧的第2面及侧面，所述侧面位于所述第1面与所述第2面之间。在半导体芯片上形成树脂部，所述树脂部将半导体芯片的第1面密封。在树脂部的上表面上及树脂部的侧面上，形成导电性膜，所述导电性膜电连接于接地电位源。在含氧或氮的环境中，使金属在导电性膜上成膜，由此在导电性膜上形成金属氧化膜或金属氮化膜。

公开(公告)号：CN104716079B

公开(公告)日：2018-03-27

申请号：CN201410444602.6

申请日：2014-09-03

Applicant: 东芝存储器株式会社

Inventor： 涩谷克则 ,  井本孝志 ,  本间庄一 ,  渡部武志 ,  高野勇佑

IPC: H01L21/677

CPC classification number: H01L21/67265 ,  C23C14/54 ,  C23C14/56 ,  H01L21/67259 ,  H01L21/67288 ,  H01L23/552 ,  H01L2924/0002 ,  H01L2924/14 ,  H01L2924/00

Abstract: 本发明提供一种能够可靠性良好地进行电磁波屏蔽的半导体制造装置。半导体制造装置(1)包括：上盖，在将搭载着未屏蔽的半导体封装体的托盘载置于搬送载具的状态下，相比半导体封装体的上表面配置于更上方；及位移检测部，检测半导体封装体接触上盖的下表面并将上盖抬升至上方的异常。

公开(公告)号：CN104716052B

公开(公告)日：2018-01-02

申请号：CN201410446963.4

申请日：2014-09-03

Applicant: 东芝存储器株式会社

Inventor： 后藤善秋 ,  井本孝志 ,  渡部武志 ,  高野勇佑 ,  赤田裕亮 ,  唐金祐次 ,  冈山良德 ,  柳田明彦

IPC: H01L21/56

CPC classification number: H01L25/0655 ,  H01L21/561 ,  H01L23/3121 ,  H01L23/552 ,  H01L23/60 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 本发明提供一种提高利用溅镀法的导电性屏蔽层的形成性的半导体装置的制造方法。在实施方式的制造方法中，准备包括作为被处理物搭载于配线基板上的半导体芯片及密封树脂层的多个半导体封装体(20)、以及包括多个被处理物收纳部(22)的托盘(21)。在托盘(21)的多个被处理物收纳部(22)内分别配置半导体封装体(20)。对配置于被处理物收纳部(22)内的半导体封装体(20)溅镀金属材料，形成覆盖密封树脂层的上表面及侧面与配线基板的侧面的至少一部分的导电性屏蔽层。

公开(公告)号：CN104425459B

公开(公告)日：2017-10-20

申请号：CN201310729562.5

申请日：2013-12-26

Applicant: 东芝存储器株式会社

Inventor： 高野勇佑 ,  后藤善秋 ,  渡部武志 ,  井本孝志

IPC: H01L23/552 ,  G01R31/02

CPC classification number: H01L23/552 ,  G01R31/2853 ,  H01L22/14 ,  H01L23/3128 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/48095 ,  H01L2224/48227 ,  H01L2224/48228 ,  H01L2224/49 ,  H01L2924/00014 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/15787 ,  H01L2924/15788 ,  H01L2924/181 ,  H01L2924/19107 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/05599 ,  H01L2924/00012

Abstract: 本发明提供能简便地进行导通检查的半导体装置及半导体装置的检查方法。实施方式的半导体装置（1）具备：布线基板（2），其具有第一面及第二面；半导体芯片（3），其设置于第一面上；外部连接端子（6），其设置于第二面上；密封树脂层（5），其设置于第一面上以将半导体芯片密封；和导电性屏蔽层（7），其将布线基板（2）的侧面的至少一部分和密封树脂层（5）覆盖。布线基板（2）具备：第一接地布线，其与导电性屏蔽层（7）电连接；和第二接地布线，其与导电性屏蔽层电连接且与第一接地布线电分离。

公开(公告)号：CN106373893B

公开(公告)日：2019-08-02

申请号：CN201610236602.6

申请日：2016-04-15

Applicant: 东芝存储器株式会社

Inventor： 本间庄一 ,  志摩真也 ,  高野勇佑 ,  渡部武志 ,  涩谷克则

IPC: H01L21/50 ,  H01L21/56 ,  H01L23/488

Abstract: 本发明的实施方式提供一种能够使半导体装置的制造容易的半导体装置及其制造方法。根据实施方式的制造方法，于在一面侧隔着粘接剂而包含多个半导体元件、且在另一面包含与半导体元件电连接的外部输入输出端子的衬底的一面上，模铸包含氧化硅的密封树脂层。在以另一面成为下侧的方式将多个被切断的衬底收纳在托盘的状态下，对衬底的密封树脂层的表面进行溅镀蚀刻。溅镀蚀刻是使氧化硅的被密封树脂层覆盖的部分的一部分露出。在将衬底收纳在托盘的状态下溅镀金属层。

公开(公告)号：CN110010587A

公开(公告)日：2019-07-12

申请号：CN201910213744.4

申请日：2014-09-05

Applicant: 东芝存储器株式会社

Inventor： 高野勇佑 ,  井本孝志 ,  渡部武志 ,  本间庄一 ,  涩谷克则

IPC: H01L23/552 ,  H01L23/31 ,  H01L21/56 ,  H01L23/29

Abstract: 本发明涉及一种提高屏蔽层与密封树脂层的密接性的半导体装置的制造方法及半导体装置。实施方式的半导体装置的制造方法包括如下步骤：将半导体芯片搭载在配线基板；以将所述半导体芯片密封的方式形成含有无机填充材料的密封树脂层；通过干式蚀刻去除所述密封树脂层的一部分，直至所述无机填充材料的一部分露出为止；以及以至少覆盖所述密封树脂层的方式形成屏蔽层。

公开(公告)号：CN110010582A

公开(公告)日：2019-07-12

申请号：CN201811610366.5

申请日：2016-04-06

Applicant: 东芝存储器株式会社

Inventor： 本间庄一 ,  高野勇佑

IPC: H01L23/498 ,  H01L23/552 ,  H01L25/065

Abstract: 本发明的实施方式提供能够提高导电性屏蔽层与密封树脂层的密接性的半导体装置及其制造方法。实施方式的半导体装置具备：配线衬底，具有包含第1面与第2面的基体及接地配线；半导体芯片，搭载在第1面上；外部连接端子，设置在第2面上，且包含与接地配线电性连接的接地端子；密封树脂层，将半导体芯片密封；金属化合物层，接触于密封树脂层的表面，且包含金属氮化物；以及导电性屏蔽层，以隔着金属化合物层而覆盖密封树脂层的方式设置。接地配线在配线衬底的侧面露出，且与导电性屏蔽层电性连接。

公开(公告)号：CN104716272B

公开(公告)日：2018-07-06

申请号：CN201410453121.1

申请日：2014-09-05

Applicant: 东芝存储器株式会社

Inventor： 后藤善秋 ,  井本孝志 ,  渡部武志 ,  高野勇佑 ,  赤田裕亮 ,  唐金祐次 ,  冈山良徳 ,  柳田明彦

IPC: H01L51/56

CPC classification number: H01L21/67333 ,  H01L21/67 ,  H01L21/673 ,  H01L23/552 ,  H01L24/29 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/97 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48228 ,  H01L2224/48464 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/157 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2224/83 ,  H01L2224/85 ,  H01L2924/00 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本发明提供一种可以提高导电性屏蔽层的形成性且可以降低形成成本的半导体装置的制造方法。在实施方式的制造方法中，准备如下部件：多个半导体封装体20，包括作为被处理物而搭载在配线基板上的半导体芯片及密封树脂层；以及托盘21，包括多个被处理物收纳部22。在被处理物收纳部22内，形成着于底部不包含贯通部分的凹陷部30。将半导体封装体20分别配置在多个被处理物收纳部22内。对收纳在托盘21的半导体封装体20溅镀金属材料而形成导电性屏蔽层。