公开(公告)号：CN106409781B

公开(公告)日：2019-01-25

申请号：CN201610208262.6

申请日：2016-04-06

申请人： 东芝存储器株式会社

发明人： 本间庄一 ,  高野勇佑

IPC分类号： H01L23/31

摘要： 本发明的实施方式提供能够提高导电性屏蔽层与密封树脂层的密接性的半导体装置及其制造方法。实施方式的半导体装置具备：配线衬底，具有包含第1面与第2面的基体及接地配线；半导体芯片，搭载在第1面上；外部连接端子，设置在第2面上，且包含与接地配线电性连接的接地端子；密封树脂层，将半导体芯片密封；金属化合物层，接触于密封树脂层的表面，且包含金属氮化物；以及导电性屏蔽层，以隔着金属化合物层而覆盖密封树脂层的方式设置。接地配线在配线衬底的侧面露出，且与导电性屏蔽层电性连接。

公开(公告)号：CN108573933A

公开(公告)日：2018-09-25

申请号：CN201710650755.X

申请日：2017-08-02

申请人： 东芝存储器株式会社

发明人： 唐金祐次 ,  福田昌利 ,  本间庄一 ,  三浦正幸 ,  小牟田直幸 ,  赤羽由佳 ,  尾山幸史

IPC分类号： H01L23/31 ,  H01L21/56

摘要： 本发明的实施方式提供一种更有效率地利用树脂将半导体芯片积层体密封而成的半导体装置及其制造方法。实施方式的半导体装置具备：配线衬底，具有第1面；芯片积层体，位于所述第1面上，且包含第1半导体芯片、设置在所述第1半导体芯片与所述第1面之间且具有贯通电极的第2半导体芯片、及设置在所述第2半导体芯片与所述第1面之间的第3半导体芯片；第1树脂，位于所述第1面与所述第3半导体芯片之间且与所述第1面及所述第3半导体芯片相接；以及第2树脂，位于所述第2半导体芯片与所述第1面之间，与所述第2半导体芯片及所述第1面相接并将所述芯片积层体密封，且材料与所述第1树脂不同。

公开(公告)号：CN107808880A

公开(公告)日：2018-03-16

申请号：CN201710054525.7

申请日：2017-01-24

申请人： 东芝存储器株式会社

发明人： 唐金祐次 ,  福田昌利 ,  本间庄一 ,  小牟田直幸 ,  尾山幸史

IPC分类号： H01L25/18 ,  H01L21/56 ,  H01L21/60

CPC分类号： H01L25/50 ,  H01L21/565 ,  H01L21/6836 ,  H01L23/3128 ,  H01L24/13 ,  H01L24/16 ,  H01L24/17 ,  H01L24/32 ,  H01L24/73 ,  H01L24/81 ,  H01L25/0657 ,  H01L25/18 ,  H01L2221/68354 ,  H01L2221/68386 ,  H01L2224/0401 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/1703 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/81065 ,  H01L2224/81815 ,  H01L2224/92242 ,  H01L2224/97 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06555 ,  H01L2924/10253 ,  H01L2924/10272 ,  H01L2924/1033 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/1438 ,  H01L2924/14511 ,  H01L2924/15311 ,  H01L2924/15313 ,  H01L2224/81 ,  H01L2924/00 ,  H01L21/56

摘要： 本发明提供一种更高效地以树脂密封半导体芯片积层体的半导体装置的制造方法。所述半导体装置的制造方法是在具有第1凸块电极的第1半导体芯片的第1面上，使具有第2凸块电极及第1贯通电极的第2半导体芯片以所述第1凸块电极与所述第1贯通电极重叠的方式积层，在所述第2半导体芯片上，使具有第2贯通电极的第3半导体芯片以所述第2凸块电极与所述第2贯通电极重叠的方式积层而形成芯片积层体，将所述芯片积层体的所述第1及第2凸块电极利用回流焊机械连接于所述第1及第2贯通电极，在具有第2面的第1衬底上，以所述第1面朝向所述第2面侧的方式搭载所述芯片积层体，将所述第2面上及所述第1、第2及第3半导体芯片间树脂密封。

公开(公告)号：CN108630739A

公开(公告)日：2018-10-09

申请号：CN201710659683.5

申请日：2017-08-04

申请人： 东芝存储器株式会社

发明人： 本间庄一 ,  福田昌利

IPC分类号： H01L29/04 ,  H01L23/00 ,  H01L21/78

CPC分类号： H01L25/0657 ,  H01L21/6836 ,  H01L21/78 ,  H01L23/544 ,  H01L23/562 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2223/5446 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06575 ,  H01L2225/06582

摘要： 本发明的实施方式提供一种能够抑制封装的裂痕、半导体芯片的破裂、外观不良的半导体装置及其制造方法。本实施方式的半导体装置具备配线衬底、第1半导体芯片、第2半导体芯片及树脂。第1半导体芯片具有第1面、位于该第1面的相反侧的第2面及位于第1面的外缘与第2面的外缘之间的第1侧面，且设置于配线衬底上方。第1侧面成为解理面。第2半导体芯片具有第3面、位于该第3面的相反侧的第4面、位于第3面的外缘与第4面的外缘之间的第2侧面及贯通第3面与第4面之间的至少半导体衬底的贯通电极。第2侧面成为解理面及改质面。第2半导体芯片设置于配线衬底与第1半导体芯片之间。树脂设置于第1及第2半导体芯片的周围。

公开(公告)号：CN104716079B

公开(公告)日：2018-03-27

申请号：CN201410444602.6

申请日：2014-09-03

申请人： 东芝存储器株式会社

发明人： 涩谷克则 ,  井本孝志 ,  本间庄一 ,  渡部武志 ,  高野勇佑

IPC分类号： H01L21/677

CPC分类号： H01L21/67265 ,  C23C14/54 ,  C23C14/56 ,  H01L21/67259 ,  H01L21/67288 ,  H01L23/552 ,  H01L2924/0002 ,  H01L2924/14 ,  H01L2924/00

摘要： 本发明提供一种能够可靠性良好地进行电磁波屏蔽的半导体制造装置。半导体制造装置(1)包括：上盖，在将搭载着未屏蔽的半导体封装体的托盘载置于搬送载具的状态下，相比半导体封装体的上表面配置于更上方；及位移检测部，检测半导体封装体接触上盖的下表面并将上盖抬升至上方的异常。

公开(公告)号：CN107195556A

公开(公告)日：2017-09-22

申请号：CN201710117535.0

申请日：2017-03-01

申请人： 东芝存储器株式会社

发明人： 本间庄一 ,  小牟田直幸

IPC分类号： H01L21/60 ,  H01L21/67 ,  B41M5/00 ,  B41M5/26

摘要： 本发明的实施方式提供一种能够实现低电阻连接的电子零件的制造方法及电子零件的制造装置。根据实施方式，在电子零件的制造方法中，使具有设置着第1焊垫的第1面的第1零件的第1面与具有设置着第2焊垫的第2面的第2零件的第2面，以在第1、第2焊垫中的至少任一个设置着个体状的金属部件的第1状态相互对向。使金属部件熔融，在已熔融的金属部件与第1、第2焊垫相接的状态下，使第1、第2零件中的至少任一个沿第1面移动。使金属部件成为固体状而形成第1、第2焊垫通过固体状的金属部件而相互电连接的第2状态。第1状态下的第1、第2焊垫的几何学重心彼此的距离比第2状态下的几何学重心彼此的距离长。

公开(公告)号：CN110634880A

公开(公告)日：2019-12-31

申请号：CN201910093770.8

申请日：2019-01-30

申请人： 东芝存储器株式会社

发明人： 筑山慧至 ,  青木秀夫 ,  川户雅敏 ,  三浦正幸 ,  福田昌利 ,  本间庄一

IPC分类号： H01L27/1157

摘要： 实施方式提供一种半导体装置及其制造方法。半导体装置具备：布线衬底；第一半导体衬底设置在布线衬底的上方，且在表面形成着第一半导体电路的存储器衬底；第二半导体衬底设置在第一半导体衬底与布线衬底之间，比第一半导体衬底厚，且在表面形成着第二半导体电路的存储器衬底；凸块设置在第一半导体衬底与第二半导体衬底之间，将第一半导体衬底与第二半导体衬底电连接；第一粘接性树脂设置在第一半导体衬底与第二半导体衬底之间，粘接第一半导体衬底与第二半导体衬底；密封树脂形成在第一半导体衬底与第二半导体衬底之间、第二半导体衬底与布线衬底之间及第一半导体衬底与第二半导体衬底的周围，将第一半导体衬底与第二半导体衬底密封。

公开(公告)号：CN104716104B

公开(公告)日：2018-01-16

申请号：CN201410452964.X

申请日：2014-09-05

申请人： 东芝存储器株式会社

发明人： 涩谷克则 ,  井本孝志 ,  本间庄一 ,  渡部武志 ,  高野勇佑

IPC分类号： H01L23/31 ,  H01L21/56

CPC分类号： H01L23/552 ,  H01L21/561 ,  H01L23/3128 ,  H01L25/0655 ,  H01L25/50 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2924/00014

摘要： 本发明提供一种能够谋求减少无用电磁波泄漏的半导体装置及其制造方法。实施方式的半导体装置包含包括上部及侧部的导电性屏蔽层，所述上部以覆盖密封树脂层的上表面的方式设置，所述侧部以覆盖密封树脂层的侧面及基板的侧面的方式设置。配线层的一部分包含露出于基板的侧面且沿着基板的厚度方向被切断的切断面。配线层的切断面中的接地配线的切断面与屏蔽层电连接。接地配线的切断面的面积大于与接地配线的切断面平行的接地配线的截面面积。

公开(公告)号：CN104716105B

公开(公告)日：2017-10-13

申请号：CN201410453745.3

申请日：2014-09-05

申请人： 东芝存储器株式会社

发明人： 涩谷克则 ,  本间庄一 ,  高野勇佑 ,  石田心平

IPC分类号： H01L23/31 ,  H01L21/56

CPC分类号： H01L23/552 ,  H01L21/561 ,  H01L21/78 ,  H01L23/3121 ,  H01L24/97 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45139 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/45565 ,  H01L2224/45664 ,  H01L2224/48091 ,  H01L2224/48145 ,  H01L2224/48147 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/92247 ,  H01L2224/97 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06562 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

摘要： 本发明提供一种半导体装置及其制造方法，该半导体装置可以抑制在半导体封装体的表面形成电磁屏蔽时，在半导体封装体的外缘产生屏蔽材料的毛边，且抑制半导体封装体的背面的端子间的短路。本实施方式的半导体装置包括基板。半导体芯片配置于基板的第1面上。密封材料被覆半导体芯片。导电膜被覆密封材料的上表面及侧面。在基板的与第1面相反侧的第2面的外缘设置着阶差、斜面或槽。

公开(公告)号：CN108630739B

公开(公告)日：2021-12-21

申请号：CN201710659683.5

申请日：2017-08-04

申请人： 东芝存储器株式会社

发明人： 本间庄一 ,  福田昌利

IPC分类号： H01L29/04 ,  H01L23/00 ,  H01L21/78

摘要： 本发明的实施方式提供一种能够抑制封装的裂痕、半导体芯片的破裂、外观不良的半导体装置及其制造方法。本实施方式的半导体装置具备配线衬底、第1半导体芯片、第2半导体芯片及树脂。第1半导体芯片具有第1面、位于该第1面的相反侧的第2面及位于第1面的外缘与第2面的外缘之间的第1侧面，且设置于配线衬底上方。第1侧面成为解理面。第2半导体芯片具有第3面、位于该第3面的相反侧的第4面、位于第3面的外缘与第4面的外缘之间的第2侧面及贯通第3面与第4面之间的至少半导体衬底的贯通电极。第2侧面成为解理面及改质面。第2半导体芯片设置于配线衬底与第1半导体芯片之间。树脂设置于第1及第2半导体芯片的周围。