-
公开(公告)号：CN109524367A
公开(公告)日：2019-03-26
申请号：CN201810053617.8
申请日：2018-01-19
Applicant: 东芝存储器株式会社
IPC: H01L23/31 , H01L23/498 , H01L25/065
Abstract: 本发明提供一种能够抑制误动作及可靠性的降低的半导体装置。实施方式的半导体装置具备：第1存储芯片，具有第1正面及第1背面，在第1正面侧设置着第1存储电路；第2存储芯片，具有第2正面及与第1正面相向的第2背面，在第2正面侧设置着第2存储电路，与第1存储芯片电连接；以及逻辑芯片，在与第2存储芯片之间设置着第1存储芯片，具有第3正面及第3背面，在第3正面侧设置着逻辑电路，与第1存储芯片电连接。
-
公开(公告)号：CN110211943A
公开(公告)日：2019-09-06
申请号：CN201810832374.8
申请日：2018-07-26
Applicant: 东芝存储器株式会社
IPC: H01L23/498 , H01L21/56
Abstract: 本发明的实施方式提供电极层的位置精度较高的半导体装置及其制造方法。本发明的实施方式的半导体装置具备：再配线层；多个凸块，设置在所述再配线层的第1面上；多个芯片，积层在所述再配线层的第2面上；及树脂构件，设置在所述第2面上，覆盖所述多个芯片。所述再配线层具有：绝缘层；配线，设置在所述绝缘层内；第1通孔，设置在所述绝缘层内，与所述配线连接；电极层，设置在所述绝缘层内，由与所述第1通孔的材料不同的金属材料形成，在所述第1面露出，且与所述第1通孔及所述凸块连接；及第2通孔，设置在所述绝缘层内，与所述配线及所述多个芯片连接。所述电极层与所述第2面的距离短于所述第1面与所述第2面的距离。
-
Patent Agency Ranking
公开(公告)号：CN104916619B
公开(公告)日：2019-07-12
申请号：CN201410444601.1
申请日：2014-09-03
Applicant: 东芝存储器株式会社
IPC: H01L23/522 , H01L21/768
CPC classification number: H01L25/18 , H01L21/563 , H01L21/76898 , H01L23/295 , H01L23/3128 , H01L23/3135 , H01L24/03 , H01L24/09 , H01L24/19 , H01L24/20 , H01L24/73 , H01L24/80 , H01L24/81 , H01L24/92 , H01L25/0657 , H01L25/50 , H01L2224/02317 , H01L2224/02372 , H01L2224/03002 , H01L2224/0401 , H01L2224/05026 , H01L2224/05571 , H01L2224/08146 , H01L2224/11002 , H01L2224/12105 , H01L2224/13024 , H01L2224/13025 , H01L2224/131 , H01L2224/16145 , H01L2224/16146 , H01L2224/16225 , H01L2224/1703 , H01L2224/17181 , H01L2224/2929 , H01L2224/29298 , H01L2224/48091 , H01L2224/48227 , H01L2224/73204 , H01L2224/73251 , H01L2224/73253 , H01L2224/73259 , H01L2224/80203 , H01L2224/80357 , H01L2224/80862 , H01L2224/80895 , H01L2224/9202 , H01L2224/9222 , H01L2225/0651 , H01L2225/06513 , H01L2225/06517 , H01L2225/06524 , H01L2225/06544 , H01L2225/06565 , H01L2924/1431 , H01L2924/1434 , H01L2924/15311 , H01L2924/181 , H01L2924/00012 , H01L2224/11 , H01L2224/80001 , H01L2224/81 , H01L2924/014
Abstract: 本发明提供一种可以降低贯通电极部分的寄生电容的半导体装置及其制造方法。第2芯片层叠在第1芯片的第1配线层侧。第2芯片包含：第2半导体层，具有与第1配线层对向的第2电路面、及第2电路面的相反侧的第2背面；第2配线层，设置在第2电路面并与第1芯片的第1配线层连接；及第2贯通电极，贯通第2半导体层而设置，并连接于第2配线层。第3芯片层叠在第2芯片的第2背面侧。第3芯片包含：第3半导体层，具有第3电路面、及与第2芯片对向的第3背面；第3配线层，设置在第3电路面；及第3贯通电极，贯通第3半导体层而设置，连接于第3配线层，并且利用凸块而连接于第2芯片的第2贯通电极。
-
公开(公告)号：CN104916624B
公开(公告)日：2018-12-21
申请号：CN201410448445.6
申请日：2014-09-04
Applicant: 东芝存储器株式会社
IPC: H01L25/065 , H01L23/31 , H01L21/98
Abstract: 提供一种低成本且可靠性高的半导体装置以及其制造方法。第1树脂层设置在上层芯片的第1面。第1布线层设置在第1树脂层中，与上层芯片电连接。第2树脂层设置在第1树脂层的表面侧，并且扩展到比上层芯片的侧面靠外侧的芯片外区域。第2布线层设置在第2树脂层中，与第1布线层连接，延伸到芯片外区域。下层芯片安装在第1树脂层的表面侧，与第1布线层连接。
-
公开(公告)号：CN105990267B
公开(公告)日：2018-11-30
申请号：CN201510095088.4
申请日：2015-03-04
Applicant: 东芝存储器株式会社
IPC: H01L23/31 , H01L23/498 , H01L25/065
CPC classification number: H01L25/0657 , H01L23/3128 , H01L23/3135 , H01L23/481 , H01L23/49827 , H01L23/5384 , H01L24/13 , H01L24/16 , H01L2224/16225 , H01L2924/181 , H05K1/00 , H01L2924/00012
Abstract: 本发明的半导体装置包括：第一半导体芯片，包括具第一、二表面的第一芯片主体、在第一芯片主体第一表面的第一电极、露出第一电极且覆盖第一芯片主体第一表面的第一无机保护膜、及在第一电极上的第一凸块电极；第二半导体芯片，包括具第一、二表面的第二芯片主体、在第二芯片主体第一表面的第二电极、露出第二电极且覆盖第二芯片主体第一表面的第二无机保护膜、露出第二电极且覆盖第二无机保护膜的有机保护膜、贯通第二芯片主体且与第二电极电连接的第一贯通电极、及在第二芯片主体第二表面侧且与第一贯通电极电连接的第三凸块电极；第一树脂层，在第一、二半导体芯片间且与第一无机保护膜接触；模具树脂层，覆盖第一、二半导体芯片及第一树脂层。
-
公开(公告)号：CN109390326A
公开(公告)日：2019-02-26
申请号：CN201811248184.8
申请日：2014-09-04
Applicant: 东芝存储器株式会社
IPC: H01L25/065 , H01L21/98
Abstract: 提供一种低成本且可靠性高的半导体装置以及其制造方法。第1树脂层设置在上层芯片的第1面。第1布线层设置在第1树脂层中，与上层芯片电连接。第2树脂层设置在第1树脂层的表面侧，并且扩展到比上层芯片的侧面靠外侧的芯片外区域。第2布线层设置在第2树脂层中，与第1布线层连接，延伸到芯片外区域。下层芯片安装在第1树脂层的表面侧，与第1布线层连接。
-
公开(公告)号：CN109509746A
公开(公告)日：2019-03-22
申请号：CN201810154959.9
申请日：2018-02-23
Applicant: 东芝存储器株式会社
IPC: H01L25/18 , H01L23/538
Abstract: 实施方式提供一种能够使包含多个半导体芯片的积层体的良品率提高的半导体装置。实施方式的半导体装置具备：部件，包含第1面、与所述第1面为相反侧的第2面、及在沿所述第1面的第1方向上延伸的至少一条配线；两个以上的积层体，在所述第1面上，在所述第1方向上排列而配置；及两个以上的逻辑芯片，分别电连接在所述积层体。所述两个以上的积层体分别包含在与所述第1面垂直的第2方向上积层的多个半导体芯片。所述多个半导体芯片分别包含第1半导体层及第2半导体层。所述第1半导体层及第2半导体层具有设置着功能元件的元件面、及与所述元件面为相反侧的背面，且以所述第2半导体层的元件面面向所述第1半导体层的元件面的方式贴合。
-
-
-
-
-
-
Search Results
7
records
(took 0.022 seconds)
