公开(公告)号：CN110943067A

公开(公告)日：2020-03-31

申请号：CN201910221859.8

申请日：2019-03-22

Applicant: 株式会社东芝 ,  东芝存储器株式会社

Inventor： 田岛尚之 ,  下川一生

IPC: H01L23/498 ,  H01L23/31 ,  H01L23/48 ,  H01L21/56

Abstract: 本发明提供半导体装置及其制造方法。半导体装置具备：绝缘层；导电部件，设于所述绝缘层内；芯片，配置于所述绝缘层的第一面上，并连接于所述导电部件；以及电极，经由电阻率比所述导电部件的电阻率高的阻挡层连接于所述导电部件，且至少一部分从所述绝缘层的第二面突出。

公开(公告)号：CN110289249A

公开(公告)日：2019-09-27

申请号：CN201810847573.6

申请日：2018-07-27

Applicant: 东芝存储器株式会社

Inventor： 下川一生 ,  内田雅之 ,  东条启 ,  田边成俊 ,  伊藤宜司

IPC: H01L23/535 ,  H01L25/04

Abstract: 实施方式提供一种能够兼顾整体的薄化与线接合性的提高的半导体装置。在实施方式的半导体装置中，多个第1半导体芯片各自具有：第1端部，越靠下段的第1半导体芯片比上段的第1半导体芯片更朝第1方向突出而形成；以及第1电极垫，设置在第1端部，且接合着第1金属线。多个第2半导体芯片各自具有：第2端部，越靠下段的第2半导体芯片比上段的第2半导体芯片更朝第2方向突出；以及第2电极垫，设置在第2端部，且接合着第2金属线。第3半导体芯片具有：第1部分，重叠在第1芯片群之上；第2部分，比第1芯片群及第2芯片群更朝第2方向突出，且比第1部分厚；以及第3电极垫，设置在第2部分，且接合着第3金属线。

公开(公告)号：CN110211943A

公开(公告)日：2019-09-06

申请号：CN201810832374.8

申请日：2018-07-26

Applicant: 东芝存储器株式会社

Inventor： 田嶋尚之 ,  栗田洋一郎 ,  下川一生

IPC: H01L23/498 ,  H01L21/56

Abstract: 本发明的实施方式提供电极层的位置精度较高的半导体装置及其制造方法。本发明的实施方式的半导体装置具备：再配线层；多个凸块，设置在所述再配线层的第1面上；多个芯片，积层在所述再配线层的第2面上；及树脂构件，设置在所述第2面上，覆盖所述多个芯片。所述再配线层具有：绝缘层；配线，设置在所述绝缘层内；第1通孔，设置在所述绝缘层内，与所述配线连接；电极层，设置在所述绝缘层内，由与所述第1通孔的材料不同的金属材料形成，在所述第1面露出，且与所述第1通孔及所述凸块连接；及第2通孔，设置在所述绝缘层内，与所述配线及所述多个芯片连接。所述电极层与所述第2面的距离短于所述第1面与所述第2面的距离。