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公开(公告)号：CN103077741B
公开(公告)日：2015-12-09
申请号：CN201210590336.9
申请日：2012-12-31
申请人： 东南大学
IPC分类号： G11C11/413
摘要： 一种低电压工作的SRAM的存储单元电路，采用单端读写的双端口结构，由2个PMOS管MP1、MP2和6个NMOS管MN1～MN6组成，设有两个控端口cont和Colum。本发明的存储单元电路在保证读写正确的情况下，能够在近亚阈值的低电压下工作，从而降低了功耗；与传统的单端读写的存储单元电路相比，本发明的8T的存储单元电路能够采用CMUX结构，从而降低了整个SRAM的功耗。
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公开(公告)号：CN101714401B
公开(公告)日：2013-01-02
申请号：CN200910213431.5
申请日：2009-11-06
申请人： 东南大学
IPC分类号： G11C7/12
摘要： 一种用以增强存储单元阵列容量和密度的亚阈值敏感放大电路，设有五个PMOS管P1～P5及六个NMOS管N1～N6，PMOS管P1源端接电源，漏端与P4、P5的源端相连，PMOS管P2源端接电源，漏端与P4的栅端、NMOS管N1的漏端连接于位线BL，PMOS管P3源端接电源，漏端与P5的栅端、NMOS管N2的漏端连接于位线非NBL，NMOS管N3的栅端、N4的栅端与P1的栅端连接于敏感放大器使能信号pre，NMOS管N3的源端、N4的源端与地连接，NMOS管N1的源端及N2的源端与地连接，NMOS管N5的源端及N6的源端与地连接，PMOS管P2栅端、P4的漏端、与NMOS管N3的漏端、N1的栅端、N5的漏端、N6的栅端连接，PMOS管P3栅端、P5的漏端、与NMOS管N4的漏端、N2的栅端、N5的栅端、N6的漏端连接。
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公开(公告)号：CN102034525B
公开(公告)日：2012-11-28
申请号：CN201010622696.3
申请日：2010-12-31
申请人： 东南大学
IPC分类号： G11C11/40
摘要： 一种高密度、高鲁棒性的亚阈值存储电路接口电路，用于从超阈值区域到亚阈值区域的连接，由晶体管构成施密特反相器：PMOS管P1和两个NMOS管N1、N2的栅端与输入端Vin连接；PMOS管P1的源端接电源电压Vdd，漏端与NMOS管N1的漏端、NMOS管N3的栅端连接，并连接到输出端Vout；PMOS管P1的体端接电源电压Vdd；NMOS管N1、N2、N3的体端各自均连接地端GND；NMOS管N1的源端、NMOS管N2的漏端以及NMOS管N3的源端连接；NMOS管N2的源端接地；NMOS管N3的漏端接电源电压Vdd。本发明实现噪声容限最大，具备良好的抗干扰能力和工艺容忍度，占用的芯片面积小。
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公开(公告)号：CN101635168B
公开(公告)日：2012-01-04
申请号：CN200910183606.2
申请日：2009-08-12
申请人： 东南大学
IPC分类号： G11C11/40
摘要： 一种亚阈值存储单元阵列容量和密度的增强电路，由第一、第二增强晶体管、第一、第二屏蔽传输门，以及第一、第二逻辑存储电容组成，第一增强晶体管的源端与第二增强晶体管的源端连接并接电源电压，第一增强晶体管的漏端与第一屏蔽传输门的输入/输出端连接并作为位线端，第二增强晶体管的漏端与第二屏蔽传输门的输入/输出端连接并作为位线的非端，第一增强晶体管的体端与栅端相连，第一增强晶体管的栅端与第一逻辑存储电容的一端连接并与第一屏蔽传输门的输出/输入端连接，另一端接地，增强晶体管的体端与栅端相连，第二增强晶体管的栅端与第二逻辑存储电容的一端连接并与第二屏蔽传输门的输出/输入端连接，第二逻辑存储电容的另一端接地。
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公开(公告)号：CN102075179A
公开(公告)日：2011-05-25
申请号：CN201010622695.9
申请日：2010-12-31
申请人： 东南大学
IPC分类号： H03K19/0948
摘要： 一种亚阈值锁存器，采用主、从锁存器结构，设有两个输入端，分别为数据输入端D和时钟输入端clk，还设有一个输出端Q，主锁存器由反相器I1、I2、I3和CMOS传输门T1、T2组成，从锁存器由反相器I4、I5、I6和CMOS传输门T3、T4组成，时钟输入端clk一路连接反相器I7后分别输入主、从锁存器，一路直接输入主、从锁存器；主、从锁存器中的反馈回路中设有传输门，从而使得本发明可以有效工作在亚阈值条件下。本发明具有较好的抗干扰能力，亚阈值锁存器功耗更低。
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公开(公告)号：CN102427340B
公开(公告)日：2013-10-23
申请号：CN201110445954.X
申请日：2011-12-28
申请人： 东南大学
IPC分类号： H03G11/00
摘要： 本发明公开一种适用于亚阈值区域的限幅转换电路，设有一个工作在超阈值区的常规反相器；设置一个工作在亚阈值区的限幅反相器；所述限幅反相器的输入端与常规反相器的输出端连接。适用于亚阈值区域的限幅转换电路用于将超阈值区的输入信号转换为亚阈值区的输出信号，从而实现从超阈值到亚阈值之间的信号限幅转换功能。本发明的限幅转换电路可作为超阈值电路模块与亚阈值电路模块之间的接口模块，能快速实现从超阈值的信号幅度转换为亚阈值的信号幅度的目的。
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公开(公告)号：CN102496384A
公开(公告)日：2012-06-13
申请号：CN201110449322.0
申请日：2011-12-28
申请人： 东南大学
IPC分类号： G11C11/413
CPC分类号： H03K3/013 , G11C11/417 , G11C11/419 , H03K3/012
摘要： 本发明公开一种噪声电流补偿电路，该电路设有两个输入输出端，两个互补的控制信号CON和CONF，控制信号用于控制该补偿电路的工作模式(工作状态和初始状态)。该电路主要由7个PMOS管和8个NMOS管所组成。该噪声电流补偿电路在正常工作状态下通过检测原电路中两根信号线上的电位变化率的变化情况，自动让原电路中放电较慢的一端信号放电更慢，让原电路中放电较快的一端信号放电更快，从而消除噪声电流对原电路的影响，为后续电路信号的正确识别提供帮助。所提出的噪声电流补偿电路可以用于SRAM的位线漏电流补偿上，因为SRAM位线上较大漏电流的存在会导致位线两端电位差的减小而造成后续电路无法正确识别信号。
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公开(公告)号：CN102170229A
公开(公告)日：2011-08-31
申请号：CN201010622687.4
申请日：2010-12-31
申请人： 东南大学
IPC分类号： H02M3/157
摘要： 一种可配置阈值电压平衡电路，由阈值不平衡探测器、三态缓冲器和选择电路三个部分构成，阈值不平衡探测器的输出信号Vout和三态缓冲器的输出信号Vbody预先设计为Vdd/2，Vout随工艺和温度的变化而波动，三态缓冲器检测并放大Vout摆幅，其输出信号Vbody提供逻辑门的偏置体电压，该调整值会反馈至阈值不平衡探测器的PMOS管和NMOS管的体端，促使阈值不平衡探测器调整PMOS/NMOS管阈值电压Vth平衡。本发明能够缓解工艺偏差引起的阈值电压不平衡，可支持从正常电源电压到亚阈值电源电压缩放的超宽电压调节。
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公开(公告)号：CN102496384B
公开(公告)日：2014-07-09
申请号：CN201110449322.0
申请日：2011-12-28
申请人： 东南大学
IPC分类号： G11C11/413
CPC分类号： H03K3/013 , G11C11/417 , G11C11/419 , H03K3/012
摘要： 本发明公开一种噪声电流补偿电路，该电路设有两个输入输出端，两个互补的控制信号CON和CONF，控制信号用于控制该补偿电路的工作模式(工作状态和初始状态)。该电路主要由7个PMOS管和8个NMOS管所组成。该噪声电流补偿电路在正常工作状态下通过检测原电路中两根信号线上的电位变化率的变化情况，自动让原电路中放电较慢的一端信号放电更慢，让原电路中放电较快的一端信号放电更快，从而消除噪声电流对原电路的影响，为后续电路信号的正确识别提供帮助。所提出的噪声电流补偿电路可以用于SRAM的位线漏电流补偿上，因为SRAM位线上较大漏电流的存在会导致位线两端电位差的减小而造成后续电路无法正确识别信号。
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公开(公告)号：CN103066993A
公开(公告)日：2013-04-24
申请号：CN201210591022.0
申请日：2012-12-31
申请人： 东南大学
IPC分类号： H03K19/177
摘要： 一种低功耗SRAM型FPGA的设计方法，通过电平转换器将FPGA的二维逻辑块阵列的工作电压最少降低至近阈值，二维逻辑块阵列中的查找表LUT采用施密特触发型的SRAM，可编程D触发器采用亚阈值D锁存器，查找表LUT和可编程D触发器在所述降低的低电源电压下工作，使得FPGA在超低电源电压下正常工作。本发明提出了一种新方法，通过电平转换器使得FPGA的二维逻辑块阵列的工作电压降低到近阈值甚至亚阈值区域，保证FPGA在超低电源电压下正常工作，进而使得FPGA实现超低功耗的工作。
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