一种提高IP over CCSDS传输效率的方法

    公开(公告)号:CN113612699B

    公开(公告)日:2023-12-08

    申请号:CN202110883813.X

    申请日:2021-08-02

    Abstract: 本发明公开了一种提高IP over CCSDS传输效率的方法,包括:在IP over CCSDS协议转换设备的网络接口处按照实时数据和延时数据对星上网络数据进行分包;将网络固存集成在IP over CCSDS协议转换设备中,并针对网络延时数据增加开辟大容量延时IP缓存;在网络固存与大容量延时IP缓存间使用LVDS接口进行匀速IP数据传输,并使用专用直连通道实时反馈当前IP缓存列队状态;网络固存根据当前IP缓存列队状态对LVDS传输速率进行快速、平滑调整。本方法基于在IP over CCSDS协议转换设备中进行网络分包和大容量固存集成,将外部延时网络数据的波动、突发传输转换为设备内部LVDS接口IP匀速传输,结合输出接口的优先级调度,既保证了关键数据传输的实时性,又大大提高了IP over CCSDS传输效率。

    一种基于天地网关的高速网络预处理装置

    公开(公告)号:CN111163106B

    公开(公告)日:2022-03-25

    申请号:CN202010002828.6

    申请日:2020-01-02

    Abstract: 本发明公开了一种基于天地网关的高速网络预处理装置,采用基于FPGA的并行处理架构,实现航天器内部网络和网关协议转换模块之间的网络数据路由,包括:主控处理FPGA和协处理DSP,其中,所述主控处理FPGA对上行数据和下行数据进行高速接口协议处理、网络路由转发以及高速缓存;所述协处理DSP具备标准TCP/IP协议栈,通过GMII接口与所述主控处理FPGA进行网络通信,完成与航天器内部网络之间的链路建立、网络管理和流量控制;所述主控处理FPGA对网络IP包进行预先识别:将下行传输业务包直接高速处理输出,将网络链路ARP包、ICMP包、网络管理包和流量控制包转发至协处理DSP进行协议处理。本发明大大提升了网关设备的处理速度、通用性和可扩展性,降低了维护和升级难度。

    一种基于天地网关的高速网络预处理装置

    公开(公告)号:CN111163106A

    公开(公告)日:2020-05-15

    申请号:CN202010002828.6

    申请日:2020-01-02

    Abstract: 本发明公开了一种基于天地网关的高速网络预处理装置,采用基于FPGA的并行处理架构,实现航天器内部网络和网关协议转换模块之间的网络数据路由,包括:主控处理FPGA和协处理DSP,其中,所述主控处理FPGA对上行数据和下行数据进行高速接口协议处理、网络路由转发以及高速缓存;所述协处理DSP具备标准TCP/IP协议栈,通过GMII接口与所述主控处理FPGA进行网络通信,完成与航天器内部网络之间的链路建立、网络管理和流量控制;所述主控处理FPGA对网络IP包进行预先识别:将下行传输业务包直接高速处理输出,将网络链路ARP包、ICMP包、网络管理包和流量控制包转发至协处理DSP进行协议处理。本发明大大提升了网关设备的处理速度、通用性和可扩展性,降低了维护和升级难度。

    一种NAND Flash坏块管理方法及系统

    公开(公告)号:CN106776359B

    公开(公告)日:2020-03-17

    申请号:CN201611040185.4

    申请日:2016-11-11

    Abstract: 本发明提供了一种NAND Flash坏块管理方法及系统,包括:若目标逻辑地址属于工作区,且为坏块,则目标物理地址等于备用区最高位地址减去偏移地址;对目标存储块进行操作之后检验目标存储块的状态,若目标存储块为坏块属于工作区,且标识为好块,则将从备用区最高位向低位顺序第一个标识为未用好块的存储块作为替换块,在映射表中修改该替换块的标识为已用好块,将该替换块相对于备用区最高位地址的偏移地址和坏块标识写入映射表中;若目标逻辑地址属于工作区,且对应映射表中块状态标识为坏块,则先在映射表中将当前替换块的块状态标识修改为坏块,再将新替换块相对于备用区最高位地址的偏移地址和坏块标识写入映射表中。

    一种抗空间单粒子翻转的并行加扰方法

    公开(公告)号:CN107547162B

    公开(公告)日:2019-02-26

    申请号:CN201710866715.9

    申请日:2017-09-22

    Abstract: 一种抗空间单粒子翻转的并行加扰方法,包括步骤:在FPGA内部创建第一扰码表、第二扰码表和第三扰码表;根据加扰多项式采用8级移位寄存器动态生成扰码序列;将生成的扰码序列按字节同时写入第一扰码表、第二扰码表和第三扰码表的相同地址中;读取格式化数据的同时从第一扰码表读取第一扰码、从第二扰码表读取第二扰码和从第三扰码表读取第三扰码,并对第一扰码、第二扰码和第三扰码进行三取二操作获得最终扰码;将最终扰码对读取的格式化数据进行加扰操作。由于在FPGA内部创建三份相同的扰码表,并三取二操作获得最终的扰码,三份码表同一位置同时发生单粒子翻转的概率极低,从而提高了并行加扰设计的抗单粒子翻转能力与可靠性。

    遥感图像运动舰船目标跟踪方法、系统、设备及存储介质

    公开(公告)号:CN116523964A

    公开(公告)日:2023-08-01

    申请号:CN202310489011.X

    申请日:2023-05-04

    Abstract: 本发明涉及一种遥感图像运动舰船目标跟踪方法,应用于大视场低帧频的遥感场景,通过海洋舰船目标的空间信息结合运动信息的局部细节信息和多帧关联实现跟踪方法弥补单帧检测特征的不足,包括连续获取多帧遥感图像并分别筛选跟踪的舰船目标;确定连续两帧遥感图像中筛选的跟踪的舰船目标的同一性;根据跟踪的舰船目标多帧图像中的目标位置,生成运动舰船目标的航行轨迹。实现了以较低的复杂度获取较高的检测性能。

    抗空间单粒子翻转的DSP二级启动系统及其方法

    公开(公告)号:CN111190772B

    公开(公告)日:2023-03-31

    申请号:CN202010004472.X

    申请日:2020-01-02

    Abstract: 本发明提供了一种抗空间单粒子翻转的DSP二级启动系统及其方法,该系统将三份相同的用户主程序固化至两片独立的外部NOR FLASH存储器中;将监控程序固化至外部PROM存储器中;根据FPGA内部在轨编程寄存器确定进入三取二加载主程序或者进入在轨编程状态;反熔丝FPGA接收RS422指令及上注程序;FPGA外挂SRAM作为上注程序缓存;FPGA接收在轨编程指令后监控程序进入在轨编程模式;FPGA接收FLASH切换指令后控制FLASH1与FLASH2的片选信号切换。本发明相比于现有的对整片FLASH或者DSP最小系统进行三模冗余的二级启动方法,一方面可以减少所占用的印制板面积、显著降低硬件成本,另一方面在一个FLASH芯片中存三份程序,使得用两个FLASH芯片可以得到更低的单粒子翻转失效率。

    一种高级在轨系统的集中式参数管理装置及方法

    公开(公告)号:CN111404750B

    公开(公告)日:2022-11-01

    申请号:CN202010201920.5

    申请日:2020-03-20

    Abstract: 本发明公开了一种高级在轨系统集中式参数管理装置与方法,包括1553B总线控制模块、参数管理模块、出厂参数存储单元和工作参数存储单元。参数管理模块采用高可靠反熔丝FPGA芯片,实现对高级在轨系统(AOS)参数的集中式统一管理,支持通过1553B总线上注参数进行在轨更改,同时支持参数分组选择、参数恢复出厂设置等。本发明通过将高级在轨系统(AOS)各类参数进行统一管理和分发,提高了系统集成度、通用性、灵活性和可靠性;同时,通过采用出厂参数和工作参数独立存储、参数三模冗余和回写等手段,进一步增强了参数管理装置的抗单粒子翻转能力,确保了空间应用环境下参数的可靠性。

    一种可自恢复的多电压闩锁保护装置

    公开(公告)号:CN114649801A

    公开(公告)日:2022-06-21

    申请号:CN202210285574.2

    申请日:2022-03-23

    Abstract: 本发明公开了一种可自恢复的多电压闩锁保护装置,包括用于接收外部输入电源进行限流并输出的限流芯片。用于接收限流后的电源并进行电源转换至功能电路所需电压,为功能电路提供工作电源的二次电源转换单元。以对若干限流保护电路进行保护相互配合的非门电路与延时控制子电路。本发明通过专用限流芯片进行闩锁限流保护,对供电路径压降影响较小。本发明对多电压功能电路的每路电压独立设置限流保护阈值,提高了闩锁限流保护的有效性。本发明任意路电压发生闩锁限流后,电路可同步关断所有电压,通过限流芯片自动重启并按照供电时序要求顺序启动供电,不需人工干预实现闩锁自恢复,大大降低了闩锁影响,去除了人工干预。

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