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公开(公告)号：CN119571280A
公开(公告)日：2025-03-07
申请号：CN202411677025.5
申请日：2024-11-22
IPC: C23C14/58 , C23C16/56 , C23C16/455 , C23C14/35 , C23C14/28 , C23C14/54 , C23C16/52 , C23C14/08 , C23C16/40 , H01L21/3105
Abstract: 本发明提供一种铪基薄膜晶体结构的调控方法，包括：提供一衬底；在所述衬底上制备铪基薄膜，通过控制铪基薄膜的制备参数，改变铪基薄膜的应变；对薄膜结构进行热退火，基于铪基薄膜的温度‑应变相图，通过控制退火温度调控铪基薄膜的晶体结构。本发明通过调控铪基薄膜制备过程中的参数向薄膜中引入不同大小的应变，进而通过协同控制退火过程中的温度和铪基薄膜的应变，达到有效、精细调节铪基薄膜的晶体结构的目的，能够实现对材料性能的优化，本发明的调控方法比传统的单一温度或薄膜参数控制更为精确且有效。
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公开(公告)号：CN119545863A
公开(公告)日：2025-02-28
申请号：CN202311072078.X
申请日：2023-08-24
Applicant: 上海交通大学
Abstract: 本发明提供一种短沟道场效应晶体管、其制备方法及电子器件，晶体管包括：衬底；第一绝缘层，呈阶梯结构，包括依次设置的第一部分和第二部分，第二部分的顶面高于第一部分的顶面；栅极，位于第二部分上方；第二绝缘层，呈阶梯结构，栅极上的第二绝缘层的顶面高于栅极未覆盖的第二部分上的第二绝缘层的顶面；第三绝缘层，覆盖第二绝缘层和第一部分；第三绝缘层采用原子层沉积工艺形成；源极和漏极，分别位于栅极的两侧；半导体层，分别与源极和漏极电性连接，半导体层采用原子层沉积工艺形成；第一绝缘层、栅极和第二绝缘层之间的阶梯结构采用刻蚀工艺形成。本发明能够实现短沟道场效应晶体管的大面积、低成本制备。
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公开(公告)号：CN119521683A
公开(公告)日：2025-02-25
申请号：CN202411579559.4
申请日：2024-11-07
Applicant: 上海交通大学
IPC: H10D1/66
Abstract: 本发明提供一种降低SiC‑MOS器件界面态密度的方法及MOS电容，所述方法包括：提供碳化硅衬底；在所述碳化硅衬底上形成二氧化硅氧化层；采用快速退火工艺进行纯氧气退火；采用快速退火工艺进行纯氮气退火；在所述二氧化硅氧化层上形成栅电极；在所述碳化硅衬底的底部形成衬底电极，得到SiC‑MOS电容。本发明通过对二氧化硅(SiO2)/碳化硅(SiC)界面进行低压纯氧气退火、纯氮气退火两步退火工艺，器件具有较低的界面态密度和较高的平带电压稳定性。
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公开(公告)号：CN118448269A
公开(公告)日：2024-08-06
申请号：CN202410714540.X
申请日：2024-06-04
Applicant: 上海交通大学
IPC: H01L21/336 , H01L29/78
Abstract: 本发明提供一种提升铁电场效应晶体管存储窗口的方法，该方法包括：通过调节铁电场效应晶体管的反铁电层与介电层的电容比例，使介电层与反铁电层的漏电水平在工作电压处相同。本发明可以减少由于介电层与反铁电层其中一侧漏电导致整体击穿的风险，有效消除由于漏电对存储窗口带来的影响，从而将铁电晶体管存储窗口提升至两倍的矫顽电场。
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公开(公告)号：CN119392224A
公开(公告)日：2025-02-07
申请号：CN202411390853.0
申请日：2024-10-08
Applicant: 上海交通大学
IPC: C23C16/52 , G06F30/27 , G16C60/00 , G16C20/10 , C23C16/455 , C23C16/40 , G06F111/06
Abstract: 本发明提供一种基于贝叶斯优化的铪锆氧薄膜工艺参数优化方法及系统，所述方法包括：制备铪锆氧薄膜；获取所述铪锆氧薄膜的性能，并构建铪锆氧薄膜的工艺参数条件与对应性能的数据集；基于所述数据集，采用贝叶斯优化方法对铪锆氧薄膜工艺参数进行优化，包括：依次进行构建代理模型、定义采集函数、迭代优化采集函数、更新代理模型的步骤，重复上述步骤直到满足终止条件；根据贝叶斯优化的结果，确定制备铪锆氧薄膜的最优工艺参数组合。本发明可以快速确定铪锆氧薄膜的最优工艺参数，降低开发半导体工艺的成本。
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Patent Agency Ranking
公开(公告)号：CN119008414A
公开(公告)日：2024-11-22
申请号：CN202410961882.1
申请日：2024-07-18
Applicant: 上海交通大学
IPC: H01L21/34 , H01L29/786 , H01L21/02 , H01L21/425
Abstract: 本发明提供一种氧化物薄膜晶体管及其制造方法，所述方法包括：提供具有缓冲层的衬底，在缓冲层上通过原子层沉积方式形成氧化物薄膜；对氧化物薄膜进行光刻与湿刻，获得图形化的氧化物薄膜；对图形化的氧化物薄膜进行退火；在退火后图形化的氧化物薄膜上沉积栅绝缘层；在栅绝缘层上沉积栅电极，并对栅电极进行图形化处理；以图形化的栅电极为掩膜，对氧化物薄膜的两端进行离子注入，形成N型重掺杂区；以图形化的栅电极为掩膜，对N型重掺杂区上的栅绝缘层进行刻蚀；在N型重掺杂区上沉积金属，形成源漏电极，并进行退火，得到氧化物薄膜晶体管。本发明的氧化物薄膜组分可精准调控，成膜质量高且薄膜均一性好，同时具有较好的热稳定性。
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公开(公告)号：CN117888079A
公开(公告)日：2024-04-16
申请号：CN202211225201.2
申请日：2022-10-09
Applicant: 上海交通大学
IPC: C23C16/34 , C23C16/455 , C23C16/52
Abstract: 本发明提供一种原子层沉积制备AlScN薄膜的方法，该方法包括：将衬底放入沉积室；将沉积室抽真空至预设压力后，将沉积室加热，并向沉积室中恒定通入载气；在衬底的表面进行a次AlN沉积循环；进行b次ScN沉积循环；重复a次AlN沉积循环和b次ScN沉积循环的步骤，直至薄膜达到目标厚度，降温后得到Al1‑xScxN薄膜。本发明充分利用原子层沉积工艺表面自限制的生长原理，实现薄膜厚度的原子尺度精准调控，利用AlN和ScN的周期比例调控，实现组分比例的精准调控，利用ALD工艺薄膜的均一性，实现三维结构的集成能力。
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公开(公告)号：CN116133428A
公开(公告)日：2023-05-16
申请号：CN202310113918.6
申请日：2023-02-14
Applicant: 上海交通大学
IPC: H10B12/00
Abstract: 本发明涉及一种单片三维集成无电容动态随机存储装置及其形成方法。所述单片三维集成无电容动态随机存储装置包括衬底和存储单元；存储单元包括第一晶体管、位于第一晶体管上方的第二晶体管、以及互连结构；第一晶体管包括第一源极、第一漏极、第一半导体层和第一栅极，第一源极、第一漏极和第一半导体层均位于衬底的顶面，第一栅极沿第二方向位于第一半导体层上方；第二晶体管包括第二源极、第二漏极、第二半导体层和第二栅极，第二源极、第二漏极和第二半导体层均位于第二栅极上方；互连结构的一端与第一栅极电连接、另一端与第二漏极电连接。本发明能够明显提升晶体管集成度和存储密度，降低DRAM中存储单元的尺寸。
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公开(公告)号：CN115566024A
公开(公告)日：2023-01-03
申请号：CN202211329111.8
申请日：2022-10-27
Applicant: 上海交通大学
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明中的单片三维集成半导体结构包括互补型场效应晶体管单元；互补型场效应晶体管单元包括衬底、位于衬底上的第一晶体管、位于第一晶体管上方的第二晶体管、以及第一互连结构和第二互连结构；其中，第一晶体管包括第一源极、第一漏极、P型半导体层和第一栅极，第一栅极沿第二方向位于P型半导体层上方；第二晶体管包括第二源极、第二漏极、N型半导体层和第二栅极，第二栅极沿第二方向位于N型半导体层下方；第一互连结构电连接第一栅极和第二栅极；第二互连结构电连接第一漏极和第二漏极。本发明提升了互补场效应晶体管单元的集成度，降低了互补型场效应晶体管单元的尺寸，且改进半导体结构的性能。
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公开(公告)号：CN119029047A
公开(公告)日：2024-11-26
申请号：CN202411122734.7
申请日：2024-08-15
Applicant: 上海交通大学
IPC: H01L29/786 , H01L29/45 , H01L21/34
Abstract: 本发明提供一种顶栅自对准金属氧化物半导体晶体管及其制备方法，晶体管包括：衬底；半导体层，位于所述衬底上，所述半导体层的上表面从左到右依次包括第一低阻区、中间区域和第二低阻区，所述中间区域为正常薄膜区域；栅介质层，位于所述中间区域正上方；栅极，位于所述栅介质层正上方；源极，位于所述第一低阻区的正上方；漏极，位于所述第二低阻区的正上方；所述源极和漏极自下而上依次包括接触金属、吸氧金属和表面金属三层金属。本发明利用吸氧金属实现氧清除的方法处理与源极、漏极接触的半导体层区域，使得其形成低阻区，方法简单，易于实现；本发明能够减小晶体管的寄生电容和器件尺寸，提升器件整体电性能。
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