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公开(公告)号：CN111656490B
公开(公告)日：2023-09-26
申请号：CN201880087913.8
申请日：2018-02-02
Applicant: 三菱电机株式会社
Inventor： 工藤智人
IPC: H01L21/28
Abstract: 本发明的目的在于，就具有栅极构造的半导体装置而言，不增加工序数就提高表面电极的平坦性。在本发明的半导体装置的制造方法中，在半导体衬底(1)的第1主面(1A)离散地形成多个栅极构造，离散地形成将半导体衬底(1)的多个栅极构造覆盖的多个栅极层间膜(5)，将比栅极层间膜(5)厚的第1表面电极(6)通过溅射而形成于多个栅极层间膜(5)之间的半导体衬底(1)的第1主面(1A)之上以及多个栅极层间膜(5)之上，将因栅极层间膜(5)与半导体衬底(1)的第1主面(1A)之间的台阶而产生的第1表面电极(6)的凹部及凸部中的凸部，通过使用了光刻的干蚀刻而去除，由此使第1表面电极(6)的上表面平坦化。
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公开(公告)号：CN107924940A
公开(公告)日：2018-04-17
申请号：CN201580082520.4
申请日：2015-08-19
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L29/78
CPC classification number: H01L29/0696 , H01L29/0619 , H01L29/0834 , H01L29/1095 , H01L29/404 , H01L29/407 , H01L29/7397 , H01L29/78
Abstract: 第三伪沟槽(11)在衬底端部的伪单元区域与第一以及第二伪沟槽(9、10)正交。层间绝缘膜(13)使由第一以及第二伪沟槽(9、10)夹持的衬底中央部的伪单元区域的p型扩散层(3、4)与发射极电极(14)绝缘。第三伪沟槽(11)将衬底中央部的伪单元区域的p型扩散层(3、4)、和与发射极电极(14)连接的衬底端部的伪单元区域的p型扩散层(3、4、15)分离。p型阱层(15)在衬底端部设置为比第三伪沟槽(11)深。第三伪沟槽(11)与p型阱层(15)相比设置于衬底中央侧。
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公开(公告)号：CN117238852A
公开(公告)日：2023-12-15
申请号：CN202311156633.7
申请日：2018-02-02
Applicant: 三菱电机株式会社
Inventor： 工藤智人
IPC: H01L21/8234 , H01L27/088
Abstract: 本发明的目的在于，就具有栅极构造的半导体装置而言，不增加工序数就提高表面电极的平坦性。在本发明的半导体装置的制造方法中，在半导体衬底(1)的第1主面(1A)离散地形成多个栅极构造，离散地形成将半导体衬底(1)的多个栅极构造覆盖的多个栅极层间膜(5)，将比栅极层间膜(5)厚的第1表面电极(6)通过溅射而形成于多个栅极层间膜(5)之间的半导体衬底(1)的第1主面(1A)之上以及多个栅极层间膜(5)之上，将因栅极层间膜(5)与半导体衬底(1)的第1主面(1A)之间的台阶而产生的第1表面电极(6)的凹部及凸部中的凸部，通过使用了光刻的干蚀刻而去除，由此使第1表面电极(6)的上表面平坦化。
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公开(公告)号：CN116830275A
公开(公告)日：2023-09-29
申请号：CN202180093025.9
申请日：2021-02-09
Applicant: 三菱电机株式会社
Inventor： 工藤智人
IPC: H01L29/78
Abstract: 半导体基板(1)具有主区域(2)和与主区域(2)相比工作区域面积小的感测区域(3)。IGBT形成于主区域(2)。MOSFET是在感测区域(3)作为感测元件而形成的，具有与IGBT的栅极电极(15)连接的栅极电极(15)。表面电极(5)在主区域(2)形成于半导体基板(1)的表面。背面电极(20)在主区域(2)及感测区域(3)形成于半导体基板(1)的背面。电流检测用电极(6)在感测区域(3)形成于表面，与表面电极(5)分离。
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Patent Agency Ranking
公开(公告)号：CN116157924A
公开(公告)日：2023-05-23
申请号：CN202080104927.3
申请日：2020-07-16
Applicant: 三菱电机株式会社
IPC: H01L29/78
Abstract: 硅基板(10)具有第1～第4半导体区域(11～14)。第3半导体区域(13)通过第2导电型的第2半导体区域(12)而与第1导电型的第1半导体区域(11)隔开。第2导电型的第4半导体区域(14)通过第3半导体区域(13)而与第2半导体区域(12)隔开。第1电极(60)设置于第1面(F1)之上。阻挡金属层(20)设置于第2面(F2)的第1部分(F2a)之上。第2电极(70)设置于第2面(F2)之上，通过阻挡金属层(20)而与第2面(F2)的第1部分(F2a)隔开。第2电极(70)包含与第2面(F2)的第2部分(F2b)接触的Al‑Si层(71)和通过Al‑Si层(71)而与第2面(F2)的第2部分(F2b)隔开的Al层(72)。
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公开(公告)号：CN107924940B
公开(公告)日：2021-02-05
申请号：CN201580082520.4
申请日：2015-08-19
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L29/78
Abstract: 第三伪沟槽(11)在衬底端部的伪单元区域与第一以及第二伪沟槽(9、10)正交。层间绝缘膜(13)使由第一以及第二伪沟槽(9、10)夹持的衬底中央部的伪单元区域的p型扩散层(3、4)与发射极电极(14)绝缘。第三伪沟槽(11)将衬底中央部的伪单元区域的p型扩散层(3、4)、和与发射极电极(14)连接的衬底端部的伪单元区域的p型扩散层(3、4、15)分离。p型阱层(15)在衬底端部设置为比第三伪沟槽(11)深。第三伪沟槽(11)与p型阱层(15)相比设置于衬底中央侧。
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公开(公告)号：CN119967879A
公开(公告)日：2025-05-09
申请号：CN202411548839.9
申请日：2024-11-01
Applicant: 三菱电机株式会社
Abstract: 实现具有载流子积蓄层的半导体装置的短路耐量的改善。半导体装置具有：发射极层(4)以及接触层(11)，它们设置于基极层(3)的表层部；载流子积蓄层(2)，其设置于基极层(3)与漂移层(1)之间；以及沟槽，其到达比载流子积蓄层(2)深的位置，埋入有栅极电极(5b)。接触层(11)的深度比发射极层(4)深。载流子积蓄层(2)的杂质浓度至少在与沟槽相邻的部分小于或等于1.4E16/cm3。
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公开(公告)号：CN117916891A
公开(公告)日：2024-04-19
申请号：CN202180102038.8
申请日：2021-09-08
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L29/12 , H01L29/739
Abstract: 目的在于提供能够提高使用感测IGBT区域的电流对主IGBT区域的电流进行检测的精度的技术。半导体装置具有第一IGBT区域、二极管区域、第二IGBT区域。第一IGBT区域及第二IGBT区域包含呈第一导电型的一个集电极层，二极管区域包含与第一IGBT区域的集电极层相邻且呈第二导电型的阴极层，第二IGBT区域还包含与第二IGBT区域的集电极层相邻且呈第二导电型的杂质层。
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公开(公告)号：CN111656490A
公开(公告)日：2020-09-11
申请号：CN201880087913.8
申请日：2018-02-02
Applicant: 三菱电机株式会社
Inventor： 工藤智人
IPC: H01L21/28
Abstract: 本发明的目的在于，就具有栅极构造的半导体装置而言，不增加工序数就提高表面电极的平坦性。在本发明的半导体装置的制造方法中，在半导体衬底(1)的第1主面(1A)离散地形成多个栅极构造，离散地形成将半导体衬底(1)的多个栅极构造覆盖的多个栅极层间膜(5)，将比栅极层间膜(5)厚的第1表面电极(6)通过溅射而形成于多个栅极层间膜(5)之间的半导体衬底(1)的第1主面(1A)之上以及多个栅极层间膜(5)之上，将因栅极层间膜(5)与半导体衬底(1)的第1主面(1A)之间的台阶而产生的第1表面电极(6)的凹部及凸部中的凸部，通过使用了光刻的干蚀刻而去除，由此使第1表面电极(6)的上表面平坦化。
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