-
公开(公告)号：CN108933123B
公开(公告)日：2024-05-28
申请号：CN201810466695.0
申请日：2018-05-16
申请人： 三星电子株式会社
发明人： 李相殷
IPC分类号： H01L25/065 , H01L27/02 , H01L21/98
摘要： 提供了半导体封装以及制造该半导体封装的方法。该半导体封装包括：第一半导体芯片，包括第一区域、第二区域以及在第一区域与第二区域之间的边界区域；以及第二半导体芯片，设置在第一半导体芯片上，其中第二半导体芯片与边界区域的一部分和第一区域重叠，并且不与第二区域重叠，其中第一电路元件设置在第一区域中并且第二电路元件设置在边界区域中，其中第二电路元件应力耐受度大于第一电路元件应力耐受度。
-
公开(公告)号：CN1300841C
公开(公告)日：2007-02-14
申请号：CN200410032617.8
申请日：2004-02-06
申请人： 三星电子株式会社
IPC分类号： H01L21/8234 , H01L21/8242 , H01L21/336 , H01L29/78 , H01L27/04
CPC分类号： H01L27/115 , H01L21/28273 , H01L21/76224 , H01L27/0207 , H01L27/105 , H01L27/11526 , H01L27/11539 , H01L27/11541
摘要： 本发明公开了制造半导体集成电路的方法及由此制造的半导体集成电路。该方法使用选择性可去除隔离壁技术。该方法包括在半导体衬底上形成多个栅极图形。栅极图形之间的间隙区包括具有第一宽度的第一间隔和具有大于第一宽度的第二宽度的第二间隔。在第二间隔的侧壁上形成隔离壁，连同隔离壁一起还形成填充第一间隔的隔离壁层图形。选择性地除去隔离壁，露出第一间隔的侧壁。结果，半导体集成电路包括通过除去隔离壁扩大的宽间隔和填充有隔离壁层图形的窄而深的间隔。
-
公开(公告)号：CN1536650A
公开(公告)日：2004-10-13
申请号：CN200410032617.8
申请日：2004-02-06
申请人： 三星电子株式会社
IPC分类号： H01L21/8234 , H01L21/8242 , H01L21/336 , H01L29/78 , H01L27/04
CPC分类号： H01L27/115 , H01L21/28273 , H01L21/76224 , H01L27/0207 , H01L27/105 , H01L27/11526 , H01L27/11539 , H01L27/11541
摘要： 本发明公开了制造半导体集成电路的方法及由此制造的半导体集成电路。该方法使用选择性可去除隔离壁技术。该方法包括在半导体衬底上形成多个栅极图形。栅极图形之间的间隙区包括具有第一宽度的第一间隔和具有大于第一宽度的第二宽度的第二间隔。在第二间隔的侧壁上形成隔离壁，连同隔离壁一起还形成填充第一间隔的隔离壁层图形。选择性地除去隔离壁，露出第一间隔的侧壁。结果，半导体集成电路包括通过除去隔离壁扩大的宽间隔和填充有隔离壁层图形的窄而深的间隔。
-
公开(公告)号：CN118712192A
公开(公告)日：2024-09-27
申请号：CN202410189771.3
申请日：2024-02-20
申请人： 三星电子株式会社
摘要： 根据本发明构思的实施例的半导体装置包括：第一电源焊盘，其被配置为接收第一电源电压；第二电源焊盘，其被配置为接收第二电源电压，第二电源电压具有比第一电源电压的电平低的电平；信号焊盘，其被配置为交换信号；以及第一静电放电(ESD)二极管，其包括第一杂质区域和第二杂质区域，第一杂质区域掺杂有第一导电类型的杂质并且连接到第一电源焊盘，第二杂质区域掺杂有与第一导电类型不同的第二导电类型的杂质并且连接到信号焊盘，其中，第一杂质区域和第二杂质区域中的至少一个的下表面具有不平坦结构。
-
公开(公告)号：CN108933123A
公开(公告)日：2018-12-04
申请号：CN201810466695.0
申请日：2018-05-16
申请人： 三星电子株式会社
发明人： 李相殷
IPC分类号： H01L25/065 , H01L27/02 , H01L21/98
摘要： 提供了半导体封装以及制造该半导体封装的方法。该半导体封装包括：第一半导体芯片，包括第一区域、第二区域以及在第一区域与第二区域之间的边界区域；以及第二半导体芯片，设置在第一半导体芯片上，其中第二半导体芯片与边界区域的一部分和第一区域重叠，并且不与第二区域重叠，其中第一电路元件设置在第一区域中并且第二电路元件设置在边界区域中，其中第二电路元件应力耐受度大于第一电路元件应力耐受度。
-
-
-
-
搜索结果
5 条记录 (耗时 0.026 秒)
