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公开(公告)号：CN111247534B
公开(公告)日：2023-11-24
申请号：CN201880068113.1
申请日：2018-10-17
Applicant: 三星电子株式会社
Abstract: 根据一实施例，本发明的基于相变材料的神经网络器件包括：多个神经元，配置在各个输入层及输出层；多个相变材料(PCM，Phase Change Material)，用于使上述输入层的输入线及上述输出层的输出线之间相连接；以及至少一个反向脉冲发射器(BSG，Backward Spike Generator)，通过多个上述神经元共享，以分别从上述输出层的多个神经元输出的输出脉冲为基础生成尖峰脉冲。
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公开(公告)号：CN113330594B
公开(公告)日：2024-12-27
申请号：CN201980090204.X
申请日：2019-12-31
Applicant: 三星电子株式会社
Inventor： 宋润洽
Abstract: 公开了一种使用隧穿薄膜的双向两端相变存储器件及其操作方法。根据一个实施例，相变存储器件包括：第一电极；第二电极；以及介于第一电极和第二电极之间的相变存储单元，其中，相变存储单元包括：P型中间层，在晶体状态由于通过第一电极和第二电极施加的电压而发生变化时用作数据存储；上层和下层，在中间层的两端处使用N型半导体材料形成；以及至少一个隧穿薄膜，布置在上层和中间层之间的区域以及下层和中间层之间的区域中的至少一个区域中，以减少中间层中的漏电流或防止P型掺杂剂与N型掺杂剂之间的混合。
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公开(公告)号：CN112655089A
公开(公告)日：2021-04-13
申请号：CN201980058186.7
申请日：2019-07-19
Applicant: 三星电子株式会社
Inventor： 宋润洽
IPC: H01L27/11551 , H01L27/11521 , H01L27/11578 , H01L27/11568 , H01L29/423 , H01L29/66 , H01L29/788 , H01L21/311 , H01L27/11556 , H01L27/11524
Abstract: 公开了一种包括中间布线层的三维闪速存储器及其制造方法。根据实施例，一种通过使用后端工艺制造三维闪速存储器的方法包括：在第一块中形成下串，第一块包括形成为在第一方向上延伸并且交替地堆叠的牺牲层和绝缘层；在其中形成有下串的第一块上生成串间绝缘层；蚀刻串间绝缘层的至少一部分以在所述至少一部分被蚀刻的空间中形成至少一个牺牲膜；在形成有至少一个牺牲膜的串间绝缘层上生成第二块，第二块包括形成为在第一方向上延伸并且交替地堆叠的牺牲层和绝缘层；在第二块中形成上串；蚀刻包括在第一块中的牺牲层、至少一个牺牲膜和包括在第二块中的牺牲层；以及在所述至少一个牺牲膜被蚀刻的空间中形成将被用作至少一个中间布线层的电极层，并且包括在第一块中的牺牲层被蚀刻的空间和包括第二块中的牺牲层被蚀刻的空间中形成将被用作字线的电极层。
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公开(公告)号：CN1300841C
公开(公告)日：2007-02-14
申请号：CN200410032617.8
申请日：2004-02-06
Applicant: 三星电子株式会社
IPC: H01L21/8234 , H01L21/8242 , H01L21/336 , H01L29/78 , H01L27/04
CPC classification number: H01L27/115 , H01L21/28273 , H01L21/76224 , H01L27/0207 , H01L27/105 , H01L27/11526 , H01L27/11539 , H01L27/11541
Abstract: 本发明公开了制造半导体集成电路的方法及由此制造的半导体集成电路。该方法使用选择性可去除隔离壁技术。该方法包括在半导体衬底上形成多个栅极图形。栅极图形之间的间隙区包括具有第一宽度的第一间隔和具有大于第一宽度的第二宽度的第二间隔。在第二间隔的侧壁上形成隔离壁，连同隔离壁一起还形成填充第一间隔的隔离壁层图形。选择性地除去隔离壁，露出第一间隔的侧壁。结果，半导体集成电路包括通过除去隔离壁扩大的宽间隔和填充有隔离壁层图形的窄而深的间隔。
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公开(公告)号：CN119053156A
公开(公告)日：2024-11-29
申请号：CN202411090260.2
申请日：2020-01-28
Applicant: 三星电子株式会社
Inventor： 宋润洽
Abstract: 公开了一种三维闪存及其制造方法。根据一个实施方式，一种三维闪存可以包括形成为在一个方向上延伸的多个垂直串，每个垂直串包括形成为在所述一个方向上延伸的沟道层和形成为在所述一个方向上延伸从而围绕沟道层的电荷存储层，其中所述多个垂直串被分组为具有不同的截面面积的至少两组或更多组并且对于每组具有不同的数据存储量的特性，所述多个垂直串对于每组具有不同的电荷存储层的截面厚度，所述多个垂直串形成在公共源极线被设置在其中的衬底上，以及漏极区设置在沟道层上且连接位线。
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Patent Agency Ranking
公开(公告)号：CN112204746B
公开(公告)日：2024-09-03
申请号：CN201980033781.5
申请日：2019-05-23
Applicant: 三星电子株式会社
Abstract: 公开了一种相变存储器，为了减轻现有的OTS的问题和缺点，所述相变存储器包括由于消除了对中间电极的需要而具有改善的密度的选择元件，并且公开了一种包括该选择元件的相变存储器元件，该相变存储器元件具有高度密集的三维架构。该相变存储器元件具有包括P型相变材料层和N型金属氧化物层的PN二极管结构。此外，该相变存储器元件包括半导体材料层，该半导体材料层借助于电极界面的肖特基二极管性质而切换到相变材料层。
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公开(公告)号：CN117746938A
公开(公告)日：2024-03-22
申请号：CN202311733066.7
申请日：2019-03-26
Applicant: 三星电子株式会社
Inventor： 宋润洽
Abstract: 公开了用于检查STT‑MRAM中的有缺陷的MTJ单元的方法和系统。本发明涉及一种用于提供应力评估方案的膜质量检查方法和系统，所述应力评估方案用于检查自旋转移矩磁性随机存取存储器(STT‑MRAM)的磁性隧道结(MTJ)单元的膜质量，其中，双极性信号和包括单极性空穴(正极性)和单极性电子(负极性)的单极性信号被同时施加到同一MTJ单元，然后根据周期间隙的比较的结果，具有厚度约1nm的薄膜的质量可被检查。
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公开(公告)号：CN111433790B
公开(公告)日：2023-09-19
申请号：CN201880073979.1
申请日：2018-11-14
Applicant: 三星电子株式会社
Abstract: 本发明涉及将在硬件神经网络中的长时程增强(Long‑Term Potentiation，LTP)与长时程抑制(Long‑Term Depression，LTD)之间的不对称性的影像最小化的脉冲驱动装置及其方法，通过分离执行第一运算和第二运算来将长时程增强程序与长时程抑制程序之间的不对称性最小化，上述第一运算仅执行长时程增强程序，上述第二运算执行长时程增强程序及长时程抑制程序，从而可提高实际结果的相同率。
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公开(公告)号：CN111133580B
公开(公告)日：2023-08-08
申请号：CN201880059758.9
申请日：2018-04-13
Applicant: 三星电子株式会社
Inventor： 宋润洽
Abstract: 本发明公开具有中间漏极的三维闪存器件及其制造方法。根据一实施例，三维闪存器件包括：串接体，包括沟道层及多个电极层，上述沟道层沿着一方向延伸形成，上述多个电极层对于上述沟道层垂直层叠；上部配线层，配置于至少一个上述串接体的上部；至少一个中间配线层，在至少一个上述串接体的中间区域中，配置于上述多个电极层之间；以及下部配线层，配置于上述串接体的下部，将上述上部配线层、上述至少一个中间配线层及上述下部配线层分别适应性地用作漏极或源极中的一个。
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公开(公告)号：CN112204746A
公开(公告)日：2021-01-08
申请号：CN201980033781.5
申请日：2019-05-23
Applicant: 三星电子株式会社
Abstract: 公开了一种相变存储器，为了减轻现有的OTS的问题和缺点，所述相变存储器包括由于消除了对中间电极的需要而具有改善的密度的选择元件，并且公开了一种包括该选择元件的相变存储器元件，该相变存储器元件具有高度密集的三维架构。该相变存储器元件具有包括P型相变材料层和N型金属氧化物层的PN二极管结构。此外，该相变存储器元件包括半导体材料层，该半导体材料层借助于电极界面的肖特基二极管性质而切换到相变材料层。
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