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公开(公告)号：CN119556850A
公开(公告)日：2025-03-04
申请号：CN202411024601.6
申请日：2024-07-29
IPC: G06F3/06
Abstract: 本公开提供了存储器系统和运行存储器系统的方法。存储器系统包括：第一存储器；运行速度与第一存储器的运行速度不同的第二存储器；被配置为存储有指令的存储单元；被配置为响应于缓存命中的发生来更新预取器数据的预取器；以及被配置为执行存储在存储单元中的指令的处理器。当执行该指令时，处理器被配置为：通过过滤预取器数据来生成预取器友好数据，基于预取器友好数据，在与第一存储器相对应的第一指针区域和与第二存储器相对应的第二指针区域中设定预取器友好位，并且基于第一指针区域和第二指针区域的引用位和预取器友好位来确定是否迁移第一指针区域和第二指针区域的数据。
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公开(公告)号：CN112447251A
公开(公告)日：2021-03-05
申请号：CN202010553470.6
申请日：2020-06-17
Applicant: 三星电子株式会社
Abstract: 提供了存储器装置、操作存储器装置的方法和存储器模块。所述存储器装置包括：内置自测试(BIST)单元，用于在上电序列期间测试存储器单元阵列。BIST单元响应于电源稳定信号对存储器单元阵列执行测试，或者响应于阻抗控制(ZQ)校准命令，对存储器单元阵列执行测试。BIST单元响应于写入均衡命令终止正在被执行的测试，或者响应于激活命令终止正在被执行的测试。
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公开(公告)号：CN1965372B
公开(公告)日：2012-03-21
申请号：CN200580019040.X
申请日：2005-06-08
Applicant: 三星电子株式会社
CPC classification number: G06F11/267
Abstract: 本发明提供了使安装在存储器系统上的存储器模块或安装在存储器模块上的数个存储器进入测试模式的方法，和引入了执行该方法的第一寄存器和第二寄存器。每个存储器制造者提供了相互不同的使存储器进入测试模式的MRS代码和相互不同的使存储器进入测试模式的方法。因此，将测试MRS的个数存储在控制存储器的第一寄存器中，和将测试MRS代码编程到第二寄存器中。另外，用于确定测试MRS的个数的存储在第一寄存器中的每个位分别对应于存储相应测试MRS代码的每个第二寄存器。
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Patent Agency Ranking
公开(公告)号：CN113806248B
公开(公告)日：2025-04-08
申请号：CN202110575180.6
申请日：2021-05-25
Applicant: 三星电子株式会社
IPC: G06F12/0877 , G06F12/02 , G11C11/4096 , G11C29/08
Abstract: 一种存储器模块，包括：第一存储器器件；第二存储器器件；以及，处理缓存器电路，其被连接到第一存储器器件和第二存储器器件(彼此独立)以及主机。提供了一种处理缓存器电路，其包括处理电路和缓存器。处理电路基于从主机接收的处理命令，处理从主机接收的数据、存储在第一存储器器件中的数据、或存储在第二存储器器件中的数据中的至少一项。缓存器被配置为存储由处理电路处理的数据。处理缓存器电路被配置为，按照DDR SDRAM标准与主机通信。
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公开(公告)号：CN117130542A
公开(公告)日：2023-11-28
申请号：CN202310392769.1
申请日：2023-04-13
Applicant: 三星电子株式会社
Inventor： 萨钦·苏雷什·乌帕德亚 , 埃尔德霍·帕蒂亚卡拉·通布拉·马修 , 梅耶瑞斯·乔伊锡德拉·萨勒卡尔 , 苏镇麟 , 李宗键 , 金京守
IPC: G06F3/06
Abstract: 一种操作近存储器处理‑双列直插式存储器(NMP‑DIMM)系统的方法，该方法包括：当从与NMP‑DIMM系统通信地连接的主机设备接收多用途寄存器(MPR)读取指令时，由NMP‑DIMM系统的自适应时延模块确定用于执行读取操作的同步的读取时延值，其中，MPR读取指令从主机设备接收以用于训练NMP‑DIMM系统，其中，所述同步的读取时延值是基于与NMP‑DIMM系统的一个或多个存储器单元相关联的一个或多个读取时延值来确定的；以及由自适应时延模块基于所确定的同步的读取时延值来同步NMP‑DIMM系统中的一个或多个第一类型数据路径和第二类型数据路径。
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公开(公告)号：CN115374031A
公开(公告)日：2022-11-22
申请号：CN202210534918.9
申请日：2022-05-17
Applicant: 三星电子株式会社
Inventor： E.M.帕蒂亚卡拉汤姆布拉 , P.V.马亨德拉卡 , 苏镇麟 , 李宗键
Abstract: 提供了一种用于DIMM到DIMM通信的近存储器处理(Near MemoryProcessing，NMP)双列直插式存储器模块(Dual In‑line Memory Module，DIMM)及其操作方法。NMP DIMM包括一个或多个端口，用于与其他NMP DIMM进行通信连接。所述方法包括由一个NMP DIMM解析从主机平台的处理器接收的NMP命令，基于解析识别对一个或多个其他NMP DIMM的数据依赖性，通过一个NMP DIMM的一个或多个端口建立与一个或多个其他NMPDIMM的通信，通过一个NMP DIMM的一个或多个端口从一个或多个其他NMP DIMM接收数据，使用从一个或多个其他NMP DIMM接收的数据和该一个NMP DIMM中存在的数据中的一个数据来处理NMP命令，和向主机平台的处理器发送NMP命令完成通知。
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公开(公告)号：CN113626264A
公开(公告)日：2021-11-09
申请号：CN202110286953.9
申请日：2021-03-17
Applicant: 三星电子株式会社
IPC: G06F11/22 , G06F9/4401
Abstract: 公开了一种存储器模块、计算系统以及计算系统的启动方法。所述计算系统的启动方法，计算系统包括存储器模块，存储器模块包括连接到多个存储器装置的处理装置，所述方法包括：对计算系统上电；在对计算系统上电之后，通过存储器模块中的处理装置对所述多个存储器装置执行第一存储器训练，并且生成指示第一存储器训练的完成的模块就绪信号；在对计算系统上电之后，通过主机装置执行第一启动序列，主机装置执行包括在计算系统中的基本输入/输出系统(BIOS)存储器的BIOS代码；在执行第一启动序列之后，在主机装置中等待将从存储器模块接收模块就绪信号；以及在主机装置中接收模块就绪信号，并且基于模块就绪信号执行第二启动序列。
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公开(公告)号：CN118585464A
公开(公告)日：2024-09-03
申请号：CN202310888097.3
申请日：2023-07-18
Applicant: 三星电子株式会社
Inventor： 拉古·凡西·克里希南·塔兰奇 , 阿池塔·卡瑞 , 埃尔登·P·马修 , 苏镇麟 , 李宗键 , 文卡塔·拉维·尚卡尔·琼纳拉加达 , 维瑟努·查兰·图姆马拉
IPC: G06F12/06
Abstract: 本公开涉及公开了用于生成存储器映射的方法和系统的双列直插式存储器模块的领域。所述方法包括：由计算系统检测与计算系统相关联的一个或多个动态随机存取存储器(DRAM)芯片和DIMM中的至少一个。一个或多个加速器被配置在一个或多个DRAM芯片和DIMM中的至少一个中。此外，所述方法包括：经由与一个或多个DRAM芯片和DIMM中的至少一个相关联的串行存在检测(SPD)和多用途寄存器(MPR)中的至少一个，来针对一个或多个加速器中的每个确定加速器信息。方法包括：基于对应的一个或多个加速器的加速器信息针对一个或多个加速器中的每个生成唯一的存储器映射。因此，当一个或多个加速器的加速器能力被有效地利用时，计算系统的性能可被提高。
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