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公开(公告)号：CN117352506A
公开(公告)日：2024-01-05
申请号：CN202210744736.4
申请日：2022-06-27
申请人： 长鑫存储技术有限公司
摘要： 本公开实施例提供了一种半导体结构和存储器，该半导体结构包括：第一有源区；位于第一有源区上方的第一栅极，且第一有源区和第一栅极用于形成第一晶体管；第二有源区，且第二有源区与第一有源区沿第一方向排列，第二有源区和第一有源区相互独立；位于第二有源区上方的第二栅极，且第二有源区和第二栅极用于形成第二晶体管；其中，第一晶体管和第二晶体管的尺寸相同，第一晶体管的电性参数和第二晶体管的电性参数的偏差处于预设阈值内，第一晶体管和第二晶体管属于一个交叉耦合放大单元。这样，由于第一有源区和第二有源区相互独立，能够提高交叉耦合结构中的晶体管的对称性，改善晶体管失配引起的噪声，提高信号放大性能。
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公开(公告)号：CN117336235A
公开(公告)日：2024-01-02
申请号：CN202310648337.2
申请日：2023-06-02
申请人： 格芯(美国)集成电路科技有限公司
摘要： 本公开涉及包括交叉条路由器的结构和方法。公开了一种结构和方法。结构包括按行和列布置的晶体管，每个晶体管具有处于第一阈值电压(VT)或第二VT的基于电场的可编程阈值电压。结构包括分别用于行和列的第一信号线和第二信号线。每条第一信号线连接到行中的晶体管，每条第二信号线连接到列中的晶体管。当在切换模式下操作时，晶体管可以导通，也可以不导通，具体取决于它们各自的VT。导通的晶体管形成第一信号线和第二信号线的连接对，从而创建信号路径。结构还可以包括模式控制电路，以选择性地在设置第一VT的编程模式或设置第二VT的擦除模式下操作晶体管，以及在切换模式下同时操作晶体管。
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公开(公告)号：CN114296645B
公开(公告)日：2024-01-02
申请号：CN202111555463.0
申请日：2021-12-17
申请人： 合肥大唐存储科技有限公司
摘要： 本申请实施例公开了一种Nand闪存中重读方法和固态硬盘。所述方法包括：在对Nand闪存中出错页进行重读时，记录已完成重读的每个出错页在预设的重读表中对应的偏移电压范围；获取同一偏移方向的至少两个出错页对应的偏移电压范围；根据同一偏移方向的出错页对应的偏移电压范围，确定每个偏移方向对应的偏移电压的目标范围；利用每个偏移方向的目标范围，对Nand闪存中未完成重读的出错页进行重读操作。
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公开(公告)号：CN117316220A
公开(公告)日：2023-12-29
申请号：CN202311133339.4
申请日：2021-02-20
申请人： 长江存储科技有限责任公司
摘要： 本发明涉及一种三维存储器的编程方法，三维存储器包括多个存储串，每个存储串包括依次串联的多个存储单元、至少一个虚设存储单元以及至少一个底部选择管，在编程操作的预充电阶段，编程方法包括：对与至少一个虚设存储单元相连的至少一条虚设字线施加第一预充电压；以及对与至少一个底部选择管相连的至少一个底部选择栅施加第二预充电压；其中，所述第一预充电压的持续时间小于所述第二预充电压的持续时间。
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公开(公告)号：CN117276353A
公开(公告)日：2023-12-22
申请号：CN202311426812.8
申请日：2018-06-21
申请人： 株式会社半导体能源研究所
IPC分类号： H01L29/792 , G11C16/04 , H01L27/088 , H01L21/8234 , H01L21/768 , H01L29/788 , H01L29/786 , H10B43/27 , H10B41/27 , H10B43/10
摘要： 提供一种半导体装置、半导体晶片、存储装置及电子设备。一种包括第一至第四绝缘体、第一导电体、第二导电体及第一半导体的半导体装置，其中第一半导体包括第一面及第二面。第一导电体的第一侧面在于第一半导体的第一面，第一绝缘体的第一侧面在于第一导电体的第二侧面。第二绝缘体在于包括第一绝缘体的第二侧面及顶面、第一导电体的顶面、第一半导体的第二面的区域。第三绝缘体在于第二绝缘体的形成面，第四绝缘体在于第三绝缘体的形成面。第二导电体在于形成有第四绝缘体的区域中的与第一半导体的第二面重叠的区域。第三绝缘体具有储存电荷的功能。通过对第二导电体供应电位，隔着第二绝缘体在第一半导体的第二面和第三绝缘体之间引起隧道电流。
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公开(公告)号：CN117275560A
公开(公告)日：2023-12-22
申请号：CN202311395265.1
申请日：2023-10-25
申请人： 上海华虹宏力半导体制造有限公司
发明人： 杨光军
摘要： 本发明公开了一种闪存读操作的电压控制装置，存储单元都采用分离栅浮栅器件。各第一栅极结构的控制栅连接到控制栅线。在读操作时，电压控制装置用于对未选定存储位的控制栅电压进行控制，包括：设置第一时间段，控制栅电压设置为第一高电压。第一时间段之间的间隔区域设置为第二时间段，当第二时间段小于等于读退出时间时，控制栅电压设置为第一中电压。当第二时间段大于所述读退出时间时，小于等于读退出时间的区域控制栅电压设置为第一中电压，大于控制栅电压设置为低电压。本发明还提供一种闪存读操作的电压控制装置。本发明能在对读速度和功耗产生的影响最小的条件下，减少读串扰。
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公开(公告)号：CN117275554A
公开(公告)日：2023-12-22
申请号：CN202310716928.9
申请日：2023-06-16
申请人： 铠侠股份有限公司
摘要： 根据一个实施方式，半导体存储装置包括位线、源极线、设置在位线和源极线之间并串联连接的第一存储单元和第二存储单元、连接到所述第一存储单元的第一字线、连接到所述第二存储单元的第二字线、以及控制电路。当对所述第一存储单元执行读取操作时，所述控制电路向所述源极线提供源极电压，向所述第一字线提供第一电压，向所述第二字线提供第二电压，并且所述源极电压和所述第二电压之间的差小于所述源极电压和所述第一电压之间的差。
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公开(公告)号：CN117275553A
公开(公告)日：2023-12-22
申请号：CN202210673793.8
申请日：2022-06-15
申请人： 复旦大学
摘要： 本发明提供一种可进行乘加存内计算的MRAM存储单元、阵列、电路及其工作方法，采用磁阻变化特性器件实现非易失性存储，采用加电流读电压的方式替换了现有技术中加电压读电流的方式，阵列中每一列的各个MRAM存储单元共用一份电流，使存算功耗降低了1/N，N为阵列的行数，因此可以获得更好的存内计算能效。同时，本发明的串联存内计算使用电阻值作为计算数值，替换了并联结构的电导值，避免了并联结构多行开启后整列阻值过低，使得运算结果对版图寄生线电阻分布和高低阻值MTJ的空间分布过于敏感。综上所述，本发明能够降低存算的工作功耗，同时有效避免先进工艺下MTJ串的等效电阻受到高低阻值MTJ的空间分布的影响，有利于扩大存算电路的规模。
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公开(公告)号：CN113571111B
公开(公告)日：2023-12-22
申请号：CN202110366979.4
申请日：2021-04-06
申请人： 桑迪士克科技有限责任公司
IPC分类号： G11C16/04 , G06N3/0464 , G06N3/063 , G06N3/09
摘要： 本发明题为“深度神经网络在非易失性存储器中的垂直映射和计算”。本发明提供了一种非易失性存储器结构，该非易失性存储器结构能够存储深度神经网络(DNN)的层并在该结构内执行推断操作。接合管芯对的叠堆通过硅通孔连接。每个接合管芯对包括：存储器管芯，具有一个或多个存储器阵列，神经网络的层被映射到该存储器阵列上；和外围电路管芯，包括用于执行接合管芯对的卷积或乘法的控制电路。该乘法可以在存储器管芯上的阵列内或在外围电路管芯上的逻辑内完成。该阵列可形成为沿着通孔的列，从而允许通过沿着列上下传播输入来执行推断操作，其中一个层级的输出为后续层的输入。
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公开(公告)号：CN110400588B
公开(公告)日：2023-12-22
申请号：CN201811517174.X
申请日：2018-12-12
申请人： 爱思开海力士有限公司
摘要： 存储器装置以及该存储器装置的操作方法。一种存储器装置包括：存储器单元阵列，其包括多个串；外围电路，其联接到存储器单元阵列并且被配置用于依次对所述多个串执行编程电压施加操作、编程验证操作和空穴注入操作；以及控制逻辑，其被配置用于控制外围电路的操作，其中，在空穴注入操作期间，控制逻辑控制外围电路的操作以在所述多个串中的每一个的源极选择晶体管下方的沟道处生成栅诱导漏极泄漏GIDL。
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