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公开(公告)号：CN116705598A
公开(公告)日：2023-09-05
申请号：CN202210172470.0
申请日：2022-02-24
申请人： 长鑫存储技术有限公司
IPC分类号： H01L21/28 , H01L29/423
摘要： 本公开提供了一种半导体结构及其制造方法，该半导体结构的制造方法包括：提供初始半导体结构，所述初始半导体结构包括基底和多晶硅层；在所述初始半导体结构上形成有第一掩膜层，所述第一掩膜层具有第一离子注入窗口，所述第一离子注入窗口定义出第一晶体管的栅极位置；进行第一离子注入工艺，通过所述第一离子注入窗口对所述第一晶体管的栅极进行功函数调节，以形成半导体结构。本公开提供的半导体结构的制造方法，能够对晶体管的栅极进行功函数调节。
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公开(公告)号：CN114975449A
公开(公告)日：2022-08-30
申请号：CN202210648081.0
申请日：2022-06-08
申请人： 长鑫存储技术有限公司
IPC分类号： H01L27/108 , H01L21/8242 , H01L21/66
摘要： 本公开提供了一种工艺优化方法和系统。该工艺优化方法包括：根据当前的沟道‑晕环掺杂配比，制造具有不同沟道长度的多个测试单元；基于多个测试单元获取阈值电压与沟道长度之间的变化曲线；根据变化曲线，确定目标沟道长度对应的工艺灵敏度；响应于工艺灵敏度大于第一设定值，调整当前的沟道‑晕环掺杂配比；重复执行上述步骤，直到工艺灵敏度不大于第一设定值或者相邻两次的工艺灵敏度的变化不大于第二设定值，并将当前的沟道‑晕环掺杂配比作为最终的沟道‑晕环掺杂配比。本公开通过设计测试单元，实现对核心器件的工艺监控，改善核心器件沟道‑晕环掺杂配比，从而降低核心器件特性的工艺灵敏度，进而降低核心器件的失配度。
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公开(公告)号：CN112652622A
公开(公告)日：2021-04-13
申请号：CN201910955273.4
申请日：2019-10-09
申请人： 长鑫存储技术有限公司
IPC分类号： H01L27/108 , H01L21/8242
摘要： 本公开涉及存储器技术领域，关于一种半导体结构、半导体结构的制造方法及半导体存储器。该半导体结构包括：衬底、隔离结构、字线沟槽及字线，隔离结构形成于所述衬底中，并在所述衬底中界定出多个有源区；字线沟槽形成于所述衬底与所述隔离结构上；字线设于所述字线沟槽中，所述字线穿过所述有源区及所述隔离结构；其中，在所述字线沟槽的深度方向上，位于所述有源区上的所述字线的高度大于至少部分位于所述隔离结构上的所述字线的高度。本公开提供的半导体结构，能够降低工作状态时有源隔离区域的字线对于相邻有源区域的存储晶体管电性的影响，减少泄露电流。
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公开(公告)号：CN112018039A
公开(公告)日：2020-12-01
申请号：CN201910456609.2
申请日：2019-05-29
申请人： 长鑫存储技术有限公司
发明人： 李宁
IPC分类号： H01L21/8238 , H01L27/092
摘要： 本发明实施例涉及一种半导体结构及其制作方法，半导体结构的制作方法包括：提供衬底，所述衬底内具有栅极结构，所述衬底暴露出所述栅极结构顶部表面，所述栅极结构相对两侧的衬底内形成有掺杂区；在所述衬底上形成层间介质层，所述层间介质层覆盖所述掺杂区与所述栅极结构；在所述层间介质层中形成接触孔，所述接触孔暴露出所述掺杂区表面；在所述接触孔底部形成未掺杂半导体层，所述未掺杂半导体层与所述掺杂区表面接触。本发明能够降低器件的GIDL电流，减小静态功耗。
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公开(公告)号：CN115995459B
公开(公告)日：2023-07-25
申请号：CN202310293287.0
申请日：2023-03-24
申请人： 长鑫存储技术有限公司
IPC分类号： H01L23/60 , H01L29/78 , H01L21/336 , H01L29/788
摘要： 本申请提供一种电荷导出结构及其导出方法、制备方法和半导体结构，涉及半导体技术领域，用于解决的现有的半导体结构中部分游离电荷聚集在栅极，而造成击穿栅介质层的技术问题。电荷导出结构包括衬底、栅介质层、栅极层以及引线；衬底包括阱区及设置于阱区内的第一掺杂区和环设在第一掺杂区的周围的第二掺杂区，第一掺杂区与阱区的掺杂类型不同，第二掺杂区与阱区的掺杂类型相同；栅介质层设置在第二掺杂区上，栅极层设置在栅介质层上；引线用于与第一掺杂区、待释放电荷的半导体器件电连接。本申请实施例提供的电荷导出结构，能够对游离的正电荷以及游离的负电荷进行导出，从而避免栅极等导体累积大量电荷而击穿栅介质层的现象发生。
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公开(公告)号：CN114446812A
公开(公告)日：2022-05-06
申请号：CN202011233637.7
申请日：2020-11-06
申请人： 长鑫存储技术有限公司
摘要： 本发明实施例提供一种测试结构及其制作方法，测试结构的制作方法包括：提供基底，并在所述基底上形成依次层叠的栅介质膜和导电膜；至少对所述导电膜进行图案化刻蚀，以形成位于所述基底上的多个分立的栅极结构，在所述栅极结构的排列方向上，相邻所述栅极结构之间的间距小于等于110nm；形成位于所述栅极结构相对两侧的隔离侧墙；以所述栅极结构和所述隔离侧墙为掩膜，向所述基底内注入掺杂离子，形成掺杂区，在垂直于所述基底表面的方向上，所述掺杂区的掺杂深度与所述基底顶面的间距小于10nm。本发明实施例有利于保证掺杂区电阻测试的准确性和有效性。
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公开(公告)号：CN112447605A
公开(公告)日：2021-03-05
申请号：CN201910816223.8
申请日：2019-08-30
申请人： 长鑫存储技术有限公司
发明人： 李宁
IPC分类号： H01L21/8242 , H01L27/108 , H01L21/311
摘要： 一种DRAM存储器及其形成方法，所述形成方法，在刻蚀所述有源区和隔离层形成字线沟槽后，沿所述隔离层中字线沟槽的侧壁继续刻蚀所述隔离层，使所述隔离层中字线沟槽的宽度变宽，以使得位于所述隔离层中的那一部分字线沟槽的宽度大于位于有源区中那一部分字线沟槽的宽度；在所述字线沟槽中形成字线结构，位于所述隔离层中的那一部分字线结构的宽度大于位于有源区中那一部分字线结构的宽度。本发明形成的字线结构呈波浪形，一方面降低字线结构的电阻；另一方面，使得在有源区边界处形成沟道，即增大了器件的导电沟道宽度，增加DRAM存储器的晶体管的导通电流，从而提高存储的读取速度，增加DRAM存储器的晶体管的集成度。
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公开(公告)号：CN117316205A
公开(公告)日：2023-12-29
申请号：CN202210728765.1
申请日：2022-06-24
申请人： 长鑫存储技术有限公司
摘要： 本公开实施例公开了一种半导体结构及其制造方法、子字线驱动器、存储器，所述半导体结构包括：衬底；位于所述衬底上的第一导电类型晶体管区，所述第一导电类型晶体管区包括多个第一导电类型晶体管；将排布在外围的所述第一导电类型晶体管定义为第一晶体管，排布在中间区域的所述第一导电类型晶体管定义为第二晶体管，所述第一晶体管包括第一沟道区，所述第二晶体管包括第二沟道区；其中，所述第一沟道区的长度小于所述第二沟道区的长度。
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公开(公告)号：CN117095714A
公开(公告)日：2023-11-21
申请号：CN202210521954.1
申请日：2022-05-13
申请人： 长鑫存储技术有限公司
摘要： 本申请提供一种驱动电路及其驱动方法、存储器。该驱动电路包括字线驱动电路和第一控制电路，字线驱动电路包括输入端、输出端以及至少一个N型晶体管，字线驱动电路被配置为根据输入端接收的输入信号向输出端提供输出信号，第一控制电路被配置为输入信号为第一控制信号的情况下调低字线驱动电路中至少一个N型晶体管的衬底端电压，以减小至少一个N型晶体管的漏电流。该驱动电路可以改善字线驱动电路中的N型晶体管的漏电问题，进而改善存储器的性能。
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公开(公告)号：CN116936568A
公开(公告)日：2023-10-24
申请号：CN202210382204.0
申请日：2022-04-12
申请人： 长鑫存储技术有限公司
IPC分类号： H01L27/02 , H01L23/544 , H01L21/66 , G01R31/26
摘要： 本公开实施例涉及半导体技术领域，特别涉及一种半导体版图结构及半导体测试结构，半导体版图结构包括：有源层，有源层包括第一有源区和与第一有源区相邻设置的第二有源区；第一有源区包括多个间隔设置的第一晶体管区，第二有源区包括多个间隔设置的第二晶体管区，相邻的第一晶体管区对应的有源层相互分离；栅极层，位于有源层上方，包括至少一条沿第一方向延伸的第一栅极结构，以及在第一方向上间隔设置的多个第二栅极结构，第一栅极结构和第二栅极结构相邻设置，第一栅极结构对应于第一晶体管区，第二栅极结构对应于第二晶体管区。本公开实施例有利于在利用半导体版图结构制备半导体测试结构后，改善半导体测试结构的寄生漏电较大的问题。
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