公开(公告)号：CN104298294A

公开(公告)日：2015-01-21

申请号：CN201310306045.7

申请日：2013-07-19

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 万文艳 ,  程新红 ,  吴忠昊 ,  张扬 ,  金星

IPC: G05F1/567

Abstract: 本发明提供一种带有修调的高阶曲率补偿基准电压源。该高阶曲率补偿基准电压源至少包括：用于基于晶体管及电阻来产生一阶补偿电流的第一电流产生电路；包括第一可调电阻网络且与所述第一电流产生电路串联以便产生参考电压的第一电阻电路；用于产生高阶补偿电流至所述第一电阻电路以实现曲率补偿的曲率补偿电路；以及包括第二可调电阻网络且用于对所述参考电压进行分压以输出基准电压的第二电阻电路。本发明能使电压基准源的温度特性曲线在整个工作温度范围内具有多个极值，显著提高电压基准源的精度。

公开(公告)号：CN102623345B

公开(公告)日：2014-08-20

申请号：CN201210076934.4

申请日：2012-03-21

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 程新红 ,  王中健 ,  徐大伟 ,  夏超 ,  曹铎 ,  贾婷婷 ,  宋朝瑞 ,  俞跃辉

IPC: H01L21/336 ,  H01L21/266 ,  H01L29/78 ,  H01L29/06

Abstract: 本发明提供一种内嵌多N岛P沟道超结器件及其制备方法，所述的内嵌多N岛P沟道超结器件包括：半导体衬底，形成在所述半导体衬底上的P型漂移区，位于所述P型漂移区一侧的N型体区，以及位于所述P型漂移区另一侧上的P型漏区，其中，所述P型漂移区中形成有多个互相间隔且平行排列的岛状N区，且各该岛状N区由P型源区朝P型漏区方向线性变小，由于在高压下衬底辅助耗尽效应作用从源端到漏端依次增强，因此岛状N区相应地从源端到漏端方向上由大变小，以实现和衬底辅助耗尽效应作用互补抵消，最终达到电荷平衡的目的。

公开(公告)号：CN102593007B

公开(公告)日：2014-08-20

申请号：CN201210076796.X

申请日：2012-03-21

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 程新红 ,  王中健 ,  徐大伟 ,  夏超 ,  曹铎 ,  贾婷婷 ,  宋朝瑞 ,  俞跃辉

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/06

Abstract: 本发明提供一种内嵌多P岛N沟道超结器件及其制备方法，所述的内嵌多P岛N沟道超结器件包括：半导体衬底，形成在所述半导体衬底上的N型漂移区，位于所述N型漂移区一侧的P型体区，以及位于所述N型漂移区另一侧上的N型漏区，其中，所述N型漂移区中形成有多个互相间隔且平行排列的岛状P区，且各该岛状P区由N型源区朝N型漏区方向线性变小，由于在高压下衬底辅助耗尽效应作用从源端到漏端依次增强，因此岛状P区相应地从源端到漏端方向上由大变小，以实现和衬底辅助耗尽效应作用互补抵消，最终达到电荷平衡的目的。

公开(公告)号：CN103021864A

公开(公告)日：2013-04-03

申请号：CN201210533276.7

申请日：2012-12-11

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 程新红 ,  夏超 ,  王中健 ,  曹铎 ,  郑理 ,  贾婷婷 ,  俞跃辉

IPC: H01L21/336 ,  H01L21/266 ,  H01L29/78 ,  H01L29/06

Abstract: 本发明提供一种SOI RESURF超结器件结构及其制作方法，首先提供一SOI衬底；在该衬底的顶层硅上形成漂移区及源、漏端；提供一设有若干第一窗口的第一掩膜版，所述第一窗口的宽度沿源端到漏端方向依次增大；该掩膜版在该漂移区的垂直投影左侧距离所述漂移区左侧具有一定距离，自上述第一窗口进行N型离子注入；退火；提供一横向设有若干第二窗口的第二掩膜版；自该第二窗口向所述N型漂移区进行P型离子注入，形成间隔的P柱和N柱；且P柱不和漏端相连。本发明超结区的高浓度可以保证器件具备较低的开态电阻，RESURF区可以保证器件具备较高的耐压，改善了器件耐压和开态电阻之间的折衷关系，同时还可以降低器件耐压对于电荷不平衡的敏感度，提高器件可靠性。

公开(公告)号：CN102760657A

公开(公告)日：2012-10-31

申请号：CN201210265019.X

申请日：2012-07-27

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 程新红 ,  贾婷婷 ,  曹铎 ,  徐大伟 ,  王中健 ,  夏超 ,  郑理 ,  俞跃辉

IPC: H01L21/28 ,  H01L21/02

Abstract: 本发明提供一种在InP衬底上制备高k栅介质薄膜和MIS电容的方法，该方法工艺简单，在利用PEALD工艺沉积高k栅介质薄膜之前通过等离子体原位处理对InP衬底进行钝化，改善了高k栅介质与InP衬底之间的界面特性，降低了费米能级钉扎效应的影响，并且在高k栅介质薄膜形成后利用氧等离子体原位后处理提高了高k薄膜的致密度和薄膜质量。同时，本发明在InP衬底上制备稳定的性质优良的高k栅介质薄膜基础上，并成功制作MIS电容结构，为后面验证高k栅介质薄膜的电学性能提供了基础。

公开(公告)号：CN102130013B

公开(公告)日：2012-07-11

申请号：CN201010619508.1

申请日：2010-12-31

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 程新红 ,  何大伟 ,  王中健 ,  徐大伟 ,  夏超 ,  宋朝瑞 ,  俞跃辉

IPC: H01L21/336 ,  H01L21/265 ,  H01L21/762

Abstract: 本发明公开了一种具有缓冲层的SOI超结LDMOS器件制作方法，该方法首先对SOI衬底的顶层硅进行N型离子注入，使整个漂移区下方成为N型区域；然后对所述漂移区进行浅掺杂N型离子注入，在漂移区的表层形成浅掺杂N型缓冲层；之后通过版图对所形成的N型区域进行P型离子注入，在所述N型区域中形成等间隔的多个横向P型柱区，将所述N型区域划分为多个横向N型柱区，交替排列的P型柱区和N型柱区组成横向超结结构。本发明将缓冲层设于漂移区上方，可以抑制衬底辅助耗尽效应对SOI超结LDMOS漂移区电荷平衡的影响，提高了器件的击穿电压，并且通过巧妙地调整N/P离子注入的步骤，设计版图和离子注入浓度等，进一步简化了工艺，降低了生产成本。

公开(公告)号：CN101916761B

公开(公告)日：2012-07-04

申请号：CN201010231684.8

申请日：2010-07-20

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 程新红 ,  何大伟 ,  王中健 ,  徐大伟 ,  宋朝瑞 ,  俞跃辉

IPC: H01L27/12 ,  H01L21/762 ,  H01L21/3205

Abstract: 本发明公开了一种SOI埋氧层下的导电层及其制作工艺，其中所述SOI包括由下至上生长的底层硅膜、埋氧层、顶层硅膜；所述导电层生长于底层硅膜和埋氧层之间；所述导电层包括电荷引导层和阻挡层，所述阻挡层生长于所述电荷引导层的上、下表面。本发明可以将器件内部产生的热量通过导电层迅速排至外部，有效减小SOI的自热效应；而且使非绝缘性的衬底效果和完全绝缘的衬底一样；此外其可以释放界面积聚的多余电荷，缓解纵向电场对器件内部电荷分布的影响。

公开(公告)号：CN102130012A

公开(公告)日：2011-07-20

申请号：CN201010619485.4

申请日：2010-12-31

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 程新红 ,  何大伟 ,  王中健 ,  徐大伟 ,  夏超 ,  宋朝瑞 ,  俞跃辉

IPC: H01L21/336 ,  H01L21/28 ,  H01L21/265

CPC classification number: H01L29/7824 ,  H01L29/0634 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/66681

Abstract: 本发明公开了一种SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，该方法采用SOI衬底对顶层硅进行离子注入形成交替排列的N型和P型柱区，作为漂移区的横向超结结构；然后利用多次离子注入方式对所述顶层硅中除漂移区以外的部分掺杂，形成P阱体区，制作出栅区；之后不采用版图，利用自对准工艺直接对所述SOI衬底露出的顶层硅表面进行浅掺杂N型离子注入，从而同时在漂移区的表层形成浅掺杂N型缓冲层，在源、漏区的位置分别形成LDS和LDD；最后再制作源区、漏区和体接触区完成器件。该方法制作的缓冲层处于漂移区表层，LDD和LDS以及缓冲层两步工艺一体化完成，节省版图，大大降低了工艺难度。

公开(公告)号：CN101916727A

公开(公告)日：2010-12-15

申请号：CN201010220370.8

申请日：2010-07-06

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 程新红 ,  王中健 ,  俞跃辉 ,  何大伟 ,  徐大伟 ,  夏超

IPC: H01L21/336 ,  H01L21/331 ,  H01L21/316

CPC classification number: H01L29/7824 ,  H01L29/0653 ,  H01L29/0886 ,  H01L29/42368 ,  H01L29/66681

Abstract: 本发明提供的SOI高压功率器件的制备方法，其首先在SOI基板表面的部分区域形成第一氧化层，再去除所述第一氧化层以便形成凹陷区，然后在凹陷区形成第二氧化层，以便使第二氧化层的表面与SOI基板表面保持平齐，再在已形成第二氧化层的结构上进行包括光刻、掺杂在内的处理以分别形成作为高压功率器件漏极和源极的P型区域和N型区域、以及作为栅极的栅极区域，随后在已形成P型区域和N型区域的结构的漂移区上方淀积第三氧化层，使第三氧化层和第二氧化层的厚度之和与SOI基板中的氧化夹层的厚度接近一致，最后再生成分别与P型区域、N型区域及栅极区域相接触的各金属子区域，由此形成耐高压的高压功率器件。

公开(公告)号：CN101777564A

公开(公告)日：2010-07-14

申请号：CN200910200721.6

申请日：2009-12-24

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 程新红 ,  何大伟 ,  俞跃辉 ,  肖德元 ,  王中健 ,  徐大朋

IPC: H01L27/12 ,  H01L29/78 ,  H01L29/41 ,  H01L21/84 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L27/1211 ,  H01L21/845

Abstract: 本发明公开了一种具有垂直栅结构的SOI CMOS器件，包括SOI衬底，以及生长在SOI衬底上的NMOS区和PMOS区，所述NMOS区和PMOS区共用一个垂直栅区，所述垂直栅区与NMOS区和PMOS区位于同一平面上，垂直栅区位于NMOS区和PMOS区之间；垂直栅区与NMOS区之间隔离有栅氧化层；垂直栅区与PMOS区之间隔离有栅氧化层。本发明占用面积小，版图层数少，工艺简单，敞开的体区能够完全避免传统SOI CMOS器件的浮体效应，并方便对寄生电阻、电容的测试。