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公开(公告)号：CN111952239A
公开(公告)日：2020-11-17
申请号：CN202010849584.5
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L21/764 , H01L27/12
Abstract: 本发明提供一种具有空腔结构的半导体衬底及其制备方法，制备方法包括：提供第一基底和第二基底，在第一基底中进行离子注入形成预设剥离层，预设剥离层与需要形成的空腔结构之间具有预设距离，预设距离大于空腔结构的空腔特征尺寸的1/8，将第一基底和第二基底相键合，沿预设剥离层剥离，得到具有空腔结构的半导体衬底。本发明在进行离子注入形成剥离界面时依据需要形成的空腔结构预制预设剥离层，预设剥离层与需要形成的空腔结构之间的预设距离大于所述空腔结构的空腔特征尺寸的1/8，从而可以保证空腔结构上方的材料层在制备得到具有空腔结构的半导体衬底的过程中不发生破损，提高器件良率及性能。
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公开(公告)号：CN111952238A
公开(公告)日：2020-11-17
申请号：CN202010849555.9
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L21/764 , H01L27/12
Abstract: 本发明提供一种具有空腔结构的SOI衬底及其制备方法，制备方法包括：提供第一基底，在第一基底上形成第一牺牲层、第二牺牲层和侧墙结构，基于侧墙结构依次刻蚀出第一凹槽和第二凹槽，第二凹槽作为后续的空腔结构，将第一基底与第二基底键合，得到具有空腔结构的SOI衬底。本发明利用侧墙掩模制备出含有内嵌纳米级空腔的SOI衬底，利用凸出的侧墙结构作为掩膜刻蚀形成凹槽结构，得到空腔结构，进一步，可以在顶层硅中制备得到纳米级空腔，从而可以防止在制备含有微米级、亚微米级空腔的SOI衬底时，由于空腔特征尺寸较大，顶层硅承受的应力容易超出极限，发生破损。
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公开(公告)号：CN111952185A
公开(公告)日：2020-11-17
申请号：CN202010849626.5
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L23/544 , H01L29/786
Abstract: 本发明提供一种可降低对准难度的SOI器件及其制备方法，制备方法包括：制备SOI复合衬底，其自下而上包括底半导体层、绝缘层以及顶半导体层，绝缘层中形成有多个间隔分布的空腔，顶半导体层覆盖所述空腔，绝缘层上和/或底半导体层中形成有对准标记；刻蚀顶半导体层以定义出有源区的制备区域；形成栅介质材料层及栅极材料层并进行刻蚀以形成栅极结构；对有源区进行离子注入，以形成源极区及漏极区；以及于源极区及所述漏极区分别制备形成源极电极及漏极电极；空腔与栅极结构的交叠区域大于顶半导体层厚度的1/2。本发明在SOI复合衬底的制备过程中制备对准标记，且通过预设多空腔结构，可显著降低栅极对准难度，有助于提高器件、电路的流片良率。
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公开(公告)号：CN111952183A
公开(公告)日：2020-11-17
申请号：CN202010849605.3
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/423 , H01L29/786
Abstract: 本发明提供一种具有环栅结构的场效应晶体管的制备方法，包括：1)制备衬底结构，包括半导体衬底，半导体衬底中插入有介质牺牲层；2)定义器件区域，对器件区域进行阱掺杂，并器件区域外围形成隔离区；3)刻蚀介质牺牲层上方的半导体层，以形成线型半导体沟道，线型半导体沟道两端连接有半导体层；4)采用湿法腐蚀去除介质牺牲层以在线型半导体沟道下方形成空腔；5)形成包围线型半导体沟道的栅介质层及栅电极层，以形成栅极结构；6)在线型半导体沟道两端的半导体层中形成源区及漏区。本发明可避免介质牺牲层的侧向腐蚀，本发明的器件具有较高的电学性能，同时具有较小的工艺难度，以及更广泛的工艺兼容性。
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公开(公告)号：CN111435641A
公开(公告)日：2020-07-21
申请号：CN201910027040.8
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/335 , H01L29/775 , H01L29/423 , B82Y10/00 , B82Y40/00
Abstract: 本发明提供一种三维堆叠的环栅晶体管及其制备方法，方法包括：1)提供SOI衬底，其绝缘层中形成有凹槽；2)形成悬空并横跨于凹槽上且向上堆叠的半导体纳米线结构；3)对半导体纳米线结构进行圆化及减薄；4)于半导体纳米线表面形成全包围式的栅介质层及栅电极层；5)以栅电极层为掩膜，离子注入以形成源区及漏区；6)去除栅电极层包围以外的栅介质层；7)于源区及漏区形成源电极及漏电极。本发明采用栅电极层作为掩膜进行源区及漏区的自对准注入，可有效提高工艺稳定性以及注入精度。本发明在制备半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。本发明可有效提高器件的集成度。
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Patent Agency Ranking
公开(公告)号：CN105895507B
公开(公告)日：2018-12-14
申请号：CN201610300774.5
申请日：2016-05-09
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/02 , H01L23/522
Abstract: 本发明提供一种基于绝缘体上硅衬底的射频电容元件及其制备方法，所述制备方法包括：1）制备绝缘体上硅衬底，所述绝缘体上硅衬底包括依次层叠的底层硅、绝缘层及顶层硅，所述绝缘层的下部于对应于制备射频电容元件的位置具有至少直至所述底层硅的凹槽；2）通过掩膜光刻于与所述凹槽的对应位置定义器件区域，并刻蚀去除器件区域的顶层硅，露出下方所述绝缘层的上部表面；3）基于CMOS工艺在器件区域制备射频电容元件。本发明基于图形化的绝缘体上硅衬底，通过后期刻蚀得到了具有衬底空腔的电容元件。电容下方的空腔结构减小了衬底的寄生电容，从而减小了电容损耗，提高了电容的q值，有助于提高集成化射频电路的性能。
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公开(公告)号：CN105789189B
公开(公告)日：2018-07-06
申请号：CN201610301899.X
申请日：2016-05-09
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种基于绝缘体上硅衬底的射频电感元件及其制备方法，所述制备方法包括：1）制备绝缘体上硅衬底，所述绝缘体上硅衬底包括依次层叠的底层硅、绝缘层及顶层硅，所述绝缘层的下部于对应于制备射频电感元件的位置具有至少直至所述底层硅的凹槽；2）通过掩膜光刻于与所述凹槽的对应位置定义器件区域，并刻蚀去除器件区域的顶层硅，露出下方所述绝缘层的上部表面；3）基于CMOS工艺在器件区域制备射频电感元件。本发明基于图形化的绝缘体上硅衬底，通过后期刻蚀得到了具有衬底空腔的电感元件。该器件结构可有效抑制硅衬底导致的电感损耗，并减小寄生电容，有利于提高电感器件的Q值及其谐振频率。
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公开(公告)号：CN105895507A
公开(公告)日：2016-08-24
申请号：CN201610300774.5
申请日：2016-05-09
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/02 , H01L23/522
CPC classification number: H01L28/40
Abstract: 本发明提供一种基于绝缘体上硅衬底的射频电容元件及其制备方法，所述制备方法包括：1）制备绝缘体上硅衬底，所述绝缘体上硅衬底包括依次层叠的底层硅、绝缘层及顶层硅，所述绝缘层的下部于对应于制备射频电容元件的位置具有至少直至所述底层硅的凹槽；2）通过掩膜光刻于与所述凹槽的对应位置定义器件区域，并刻蚀去除器件区域的顶层硅，露出下方所述绝缘层的上部表面；3）基于CMOS工艺在器件区域制备射频电容元件。本发明基于图形化的绝缘体上硅衬底，通过后期刻蚀得到了具有衬底空腔的电容元件。电容下方的空腔结构减小了衬底的寄生电容，从而减小了电容损耗，提高了电容的q值，有助于提高集成化射频电路的性能。
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公开(公告)号：CN105097846A
公开(公告)日：2015-11-25
申请号：CN201510532092.2
申请日：2015-08-26
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种基于sSi/SiGe/sSOI衬底的CMOS器件及其制作方法，所述CMOS器件包括：PMOS器件，包括硅衬底、埋氧层、应变硅层、SiGe层以及应变硅盖帽层，形成于所述SiGe层中的SiGe沟道、形成于所述SiGe层及应变硅盖帽层中且分别位于SiGe沟道两侧的P型源区及P型漏区，以及形成于所述应变硅盖帽层表面且与SiGe沟道对应的栅极结构；NMOS器件，包括形成于所述sSOI衬底的应变硅层中的sSi沟道、N型源区及N型漏区，所述N型源区及N型漏区分别位于所述sSi沟道两侧，以及形成于所述sSi沟道表面的栅极结构。本发明CMOS器件具有速度快、大驱动电流、低功耗、高集成度等优点，在集成电路领域具有广泛的应用前景。
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公开(公告)号：CN119361527A
公开(公告)日：2025-01-24
申请号：CN202411469823.9
申请日：2024-10-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H10D62/10
Abstract: 本发明提供一种SOI结构及其制备方法，包括：提供第一基底，于第一基底的第一面上形成低阻层；提供第二基底，第二基底包括位于其表层的半导体层，于半导体层上形成绝缘层；于低阻层和半导体层中的一者上形成绝缘层，通过使低阻层和半导体层中的另一者与绝缘层相键合，将第一基底与第二基底叠置；将第二基底远离绝缘层的一部分去除，以将绝缘层和半导体层转移至第一基底上。本发明的SOI结构的制备方法，通过湿法腐蚀方式形成多孔材料层之后，制作单晶半导体材料或多晶半导体材料的低阻层，多孔材料层具有较大的电阻率，而且低阻层远离衬底层与多孔材料层的界面分隔，既能够发挥多孔材料层对自由载流子的钉扎作用，还避免了漏电通路影响。
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