电容器及其制造方法
    81.
    发明公开

    公开(公告)号:CN1241023A

    公开(公告)日:2000-01-12

    申请号:CN99109410.7

    申请日:1999-06-29

    Abstract: 制造有高介电常数介质膜的叠层式电容器的方法,其中存储器节点包括多晶硅层,阻挡金属层和带侧壁间隔层的过渡金属层。阻挡金属层和其侧壁间隔层防止多晶硅氧化。形成多晶硅层达到决定存储器节点高度的厚度。较薄地形成直接连接高介电常数介质膜的过渡金属层,以避免其倾斜腐蚀,因而可防止在各存储器节点与相邻节点之间的电桥。

    半导体装置
    82.
    发明授权

    公开(公告)号:CN110034094B

    公开(公告)日:2025-03-07

    申请号:CN201811360494.9

    申请日:2018-11-15

    Abstract: 一种半导体装置,包括多个导电结构,所述多个导电结构被布置在衬底上,并且在实质上垂直于第一方向的第二方向上彼此间隔开,其中多个导电结构中的每一个在第一方向上延伸。多个接触结构按照交替布置的方式被布置在导电结构之间,并且在第一方向上彼此间隔开。多个绝缘结构被布置在导电结构和接触结构之间的空间中。多个空气间隔件分别被布置在交替布置的多个导电结构和多个接触结构之间,并且在第一方向上彼此间隔开。

    半导体装置
    83.
    发明授权

    公开(公告)号:CN108206181B

    公开(公告)日:2023-07-25

    申请号:CN201711383470.0

    申请日:2017-12-20

    Abstract: 本发明提供了一种半导体装置。所述半导体装置包括:衬底,其包括单元有源区和外围有源区;直接接触件,其排列在形成在所述衬底上的单元绝缘图案上,并且连接至所述单元有源区;位线结构,其包括与所述直接接触件的侧表面接触的薄导电图案;以及外围栅极结构,其位于所述外围有源区。所述外围栅极结构包括外围栅极绝缘图案和外围栅极导电图案的堆叠结构,所述薄导电图案包括第一材料,并且所述外围栅极导电图案包括所述第一材料,并且所述薄导电图案的上表面的水平比所述外围栅极导电图案的上表面的水平更低。

    用于改善器件特性的半导体器件

    公开(公告)号:CN110767653B

    公开(公告)日:2023-07-11

    申请号:CN201910307879.7

    申请日:2019-04-17

    Abstract: 一种半导体器件包括:衬底,具有由器件隔离区限定的有源区;导电线,在有源区上沿一方向延伸;绝缘衬垫,在导电线的下部的两个侧壁上,导电线的下部与有源区接触;间隔物,在与衬底的表面垂直的方向上与绝缘衬垫隔开,并且顺序地形成在导电线的上部的两个侧壁上;阻挡层,布置在绝缘衬垫与位于所述多个间隔物中间的间隔物之间的间隔处,并且在从位于所述多个间隔物中间的间隔物的一端朝导电线凹入的凹陷部分中;以及导电图案,布置在所述多个间隔物两侧的有源区上。

    易失性存储器件
    86.
    发明授权

    公开(公告)号:CN108695326B

    公开(公告)日:2023-04-25

    申请号:CN201810289150.7

    申请日:2018-04-03

    Abstract: 本公开提供了易失性存储器件。一种易失性存储器件可以包括具有垂直侧壁的位线结构。下间隔物可以在垂直侧壁的下部分上,其中下间隔物可以由从垂直侧壁到下间隔物的外侧壁的第一厚度限定。上间隔物可以在垂直侧壁的在该下部分之上的上部分上,其中上间隔物可以由小于第一厚度的第二厚度限定,上间隔物暴露下间隔物的外侧壁的最上部分。

    半导体装置
    88.
    发明授权

    公开(公告)号:CN107611126B

    公开(公告)日:2022-12-27

    申请号:CN201710541978.2

    申请日:2017-07-05

    Abstract: 提供了一种半导体装置,所述半导体装置包括:基底;位线结构,位于基底上;第一接触结构,位于位线结构的侧壁上;第二接触结构,位于位线结构上并且跨过位线结构与第一接触结构分隔开;以及绝缘图案,位于位线结构与第一接触结构之间。第二接触结构覆盖位线结构的顶表面的至少一部分。绝缘图案包括从绝缘图案的与位线结构直接相邻的侧壁突出的突起。突起沿与基底的顶表面平行的第一方向突出。

    其中具有埋置字线的集成电路装置

    公开(公告)号:CN115223920A

    公开(公告)日:2022-10-21

    申请号:CN202210410580.6

    申请日:2022-04-19

    Abstract: 一种集成电路装置包括具有有源区域的衬底和衬底中的字线沟槽。字线沟槽包括具有第一宽度的下部、以及在下部与衬底的表面之间延伸并且具有大于第一宽度的第二宽度的上部。提供了在字线沟槽的底部中延伸并且与字线沟槽的底部相邻的字线。提供了在字线与字线沟槽的下部的侧壁之间延伸的栅极绝缘层。电绝缘栅极封盖层设置在字线沟槽的上部中。提供了在栅极封盖层与字线沟槽的上部的侧壁之间延伸的绝缘衬层。栅极绝缘层在绝缘衬层与栅极封盖层的在字线沟槽的上部内延伸的部分之间延伸。

    包括位线的半导体器件
    90.
    发明授权

    公开(公告)号:CN108155173B

    公开(公告)日:2022-10-14

    申请号:CN201711261582.9

    申请日:2017-12-04

    Abstract: 一种半导体器件包括基板,该基板包括包含单元有源区域的单元阵列区域。绝缘图案在基板上。绝缘图案包括暴露单元有源区域并且延伸到单元有源区域中的直接接触孔。直接接触导电图案在直接接触孔中并且连接到单元有源区域。位线在绝缘图案上。位线连接到直接接触导电图案并且在垂直于绝缘图案的上表面的方向上延伸。绝缘图案包括包含非金属基电介质材料的第一绝缘图案和在第一绝缘图案上的第二绝缘图案。第二绝缘图案包括具有比第一绝缘图案的介电常数高的介电常数的金属基电介质材料。

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