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公开(公告)号：CN111627864A
公开(公告)日：2020-09-04
申请号：CN202010496801.7
申请日：2020-06-03
Applicant: 西安卫光科技有限公司 , 西安电子科技大学
IPC: H01L23/06 , H01L23/10 , H01L23/52 , H01L25/07 , H01L29/861
Abstract: 本发明公开了一种高结温SiC陶瓷封装硅堆外壳结构，管壳的内腔为三腔室结构，每个腔室内对应设置有管芯，腔室的底部设置有底板，管壳的两端分别设置有引线，一端的引线依次连接三个腔室内的管芯后与另一端的引线连接，三只管芯与底板烧结后经压焊工艺将三只管芯串联形成硅堆，管壳的上方设置有盖板，盖板与内腔之间填充有硅凝胶，形成高结温SiC陶瓷封装硅堆外壳结构。本发明硅堆外壳结构减小了体积，提高了工作结温。
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公开(公告)号：CN107507862B
公开(公告)日：2020-07-17
申请号：CN201710466252.7
申请日：2017-06-19
Applicant: 西安电子科技大学
IPC: H01L29/739 , H01L21/335 , H01L29/06 , H01L29/16
Abstract: 本发明涉及一种注入增强型SiC PNM‑IGBT器件及其制备方法。该制备方法包括：利用热壁LPCVD工艺在SiC衬底连续生长过渡层、第一漂移层、缓冲层、集电层；利用CMP工艺，去除SiC衬底和过渡层，刻蚀第一漂移层，形成第一沟槽，利用热氧化工艺在第一沟槽淀积氧化层；利用热壁LPCVD工艺在第一漂移层和第一沟槽表面生长第二漂移层；利用离子注入工艺，在第二漂移层形成P型阱区，在P型阱区形成P+接触区和N+发射区；刻蚀第二漂移层，形成第二沟槽，利用热氧化工艺在第二沟槽淀积多晶硅；淀积金属层形成发射极和集电极。本发明在槽栅两侧引入埋氧化层，增强了电导调制效应，降低了导通电阻，并不会导致关断时间明显增大，且在工艺上与现有工艺兼容。
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公开(公告)号：CN107507861B
公开(公告)日：2020-06-09
申请号：CN201710466243.8
申请日：2017-06-19
Applicant: 西安电子科技大学
IPC: H01L29/739 , H01L21/331 , H01L29/24
Abstract: 本发明涉及一种新型肖特基接触注入增强型SiC PNM‑IGBT器件其制备方法。该制备方法包括：在SiC衬底连续生长过渡层、第一漂移层、缓冲层、集电层；刻蚀第一漂移层形成第一沟槽，淀积第一氧化层；生长第二漂移层；在第二漂移层上生长P型阱区，在P型阱区形成P+掺杂区、P接触区和N+发射区；刻蚀制备第二沟槽，形成埋氧化层；在第二沟槽生长第二氧化层，淀积多晶硅；淀积金属层分别形成发射极欧姆接触电极、发射极肖特基接触电极和集电极接触电极。本发明在槽栅两侧引入埋氧化层，和在发射极引入肖特基接触电极增强了电导调制效应，降低了导通电阻，并不会导致关断时间明显增大，且在工艺上与现有工艺兼容。
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公开(公告)号：CN107425059B
公开(公告)日：2020-05-22
申请号：CN201710421686.5
申请日：2017-06-07
Applicant: 西安电子科技大学
IPC: H01L29/66 , H01L29/778 , H01L29/812
Abstract: 本发明涉及一种Cr掺杂异质结自旋场效应晶体管及其制备方法，其中，制备方法包括：选取蓝宝石衬底；利用MBE工艺在蓝宝石衬底表面生长Ga2O3外延层；在Ga2O3外延层注入Cr离子形成源区和漏区；在源区和漏区表面制作欧姆接触源极和漏极；利用PECVD工艺在Ga2O3外延层表面生长隔离层；在Ga2O3外延层表面制作肖特基接触栅电极以完成自旋场效应晶体管的制备；本发明提供的Cr掺杂异质结自旋场效应晶体管及制备方法，可通过调节离子注入的剂量和退火时间改变源漏材料中的掺杂浓度和缺陷浓度，从而优化室温下材料的自旋极化率。
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公开(公告)号：CN111146273A
公开(公告)日：2020-05-12
申请号：CN201911381321.X
申请日：2019-12-27
Applicant: 西安电子科技大学
Abstract: 本发明涉及一种具有调控中间层覆盖的结终端扩展终端结构及制备方法，终端结构包括：碳化硅衬底层(101)；半导体层(102)，位于碳化硅衬底层(101)上；结终端扩展区(103)，位于半导体层(102)中；有源区(104)，位于半导体层(102)中且与结终端扩展区(103)相邻；调控中间层(105)，位于半导体层(102)上，完全覆盖结终端扩展区(103)且部分覆盖有源区(104)，调控中间层(105)与结终端扩展区(103)的掺杂类型不同；绝缘钝化层(106)，覆盖调控中间层(105)的表面和半导体层(102)的表面，且与有源区(104)部分接触。该终端结构可以抑制界面电荷造成的器件击穿电压嬗变；可以有效拓宽“击穿电压-JTE掺杂浓度”优值窗口；降低了表面峰值电场，提高了器件反向耐压可靠性。
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Patent Agency Ranking
公开(公告)号：CN106876256B
公开(公告)日：2020-05-12
申请号：CN201710210728.0
申请日：2017-03-31
Applicant: 西安电子科技大学
Abstract: 本发明涉及一种SiC双槽UMOSFET器件的制备方法，其特征在于，包括：选取SiC衬底；在所述SiC衬底连续表面生长漂移层、外延层及源区层；对所述源区层、所述外延层及所述漂移层进行刻蚀形成栅槽；对所述栅槽进行离子注入形成栅介质保护区；对所述源区层、所述外延层及所述漂移层进行刻蚀形成源槽；对所述源槽进行离子注入形成源槽拐角保护区；在所述栅槽内生长栅介质层及栅极层以形成栅极；钝化处理并制备电极以形成所述SiC双槽UMOSFET器件。本发明通过在源极和漂移层及外延层的界面形成肖特基接触，在保证不引起体二极管的“通电劣化”问题的同时，减少了额外的肖特基二极管，提高了器件的可靠性并降低了器件设计的复杂性和成本。
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公开(公告)号：CN106783979B
公开(公告)日：2020-02-07
申请号：CN201611122956.4
申请日：2016-12-08
Applicant: 西安电子科技大学
IPC: H01L29/51 , H01L29/66 , H01L29/78 , H01L21/336
Abstract: 本发明涉及一种基于Ga2O3材料的帽层复合双栅PMOSFET及其制备方法。该方法包括：选取N型半绝缘衬底，采用分子束外延生长N型β‑Ga2O3层，采用干法刻蚀形成台面；在台面两侧位置处采用离子注入工艺形成源区和漏区；在靠近源区和漏区的两侧位置处形成源电极和漏电极；在台面另外两侧的斜面位置处利用磁控溅射工艺在靠近源区侧形成第一、第二栅介质层；在第一、第二栅介质层表面形成盖帽层；在盖帽层表面形成栅电极。本发明通过采用两种不同介电常数的材料作为复合型栅氧化层以传输空穴阻挡电子提高传输速率，并采用较薄的盖帽层，通过高温工艺在栅氧化层/Ga2O3界面处形成偶极子层，实现带边功函数的调节，提高器件的可靠性。
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公开(公告)号：CN110717240A
公开(公告)日：2020-01-21
申请号：CN201910796831.7
申请日：2019-08-27
Applicant: 西安电子科技大学
IPC: G06F30/20 , G06F30/30 , G06F30/32 , G06F17/16 , G06F119/10
Abstract: 本发明涉及一种InP HEMT器件噪声等效电路模型建立方法，包括：建立具有表征沟道分布效应和衬底损耗效应的InP HEMT小信号等效电路模型，并进行参数提取；对InP HEMT小信号等效电路模型添加噪声电流源，得到InP HEMT噪声等效电路；对InP HEMT噪声等效电路的噪声参数进行表征；获取InP HEMT器件的级联噪声相关矩阵，并对其进行寄生参数去嵌，得到本征导纳噪声矩阵；根据小信号等效电路模型参数和本征导纳噪声矩阵，得到噪声参数；将噪声参数嵌入至InP HEMT噪声等效电路，得到InP HEMT器件噪声等效电路模型。本发明方法在噪声相关系数中引入虚数分量，表征沟道分布效应的噪声，同时引入衬底损耗效应噪声因子，表征衬底损耗效应的噪声,提高了模型在高频下的拟合精度。
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公开(公告)号：CN107612323B
公开(公告)日：2019-11-08
申请号：CN201710695649.3
申请日：2017-08-15
Applicant: 西安电子科技大学
Abstract: 本发明涉及一种电压平衡电路，包括：多个钳位子单元与多个辅助子单元；其中，所述多个钳位子单元依次串行电连接；所述多个辅助子单元依次串行电连接；每个所述辅助子单元分别对应电连接所述多个钳位子单元中相邻两个钳位子单元。本发明通过在串联开关管中每个开关管两端并联电阻，使得处于静态时保证每个开关管两端电压基本一致；通过钳位电容与辅助二极管，在动态时保证每个开关管两端电压基本一致，结构简单，控制策略简单。
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公开(公告)号：CN110197853A
公开(公告)日：2019-09-03
申请号：CN201910458056.4
申请日：2019-05-29
Applicant: 西安电子科技大学
IPC: H01L29/872 , H01L29/06 , H01L21/329
Abstract: 本发明涉及一种结势垒肖特基二极管，自上而下依次包括阳极电极层、隔离介质层、N-外延层、N+衬底层和阴极电极层，其中，在N-外延层的上表面设置有P型离子注入区；相邻P型离子注入区的间距从N-外延层的上表面中心至边缘呈减小趋势；并且P型离子注入区的深度从N-外延层的上表面中心至边缘呈减小趋势。该结势垒肖特基二极管通过使相邻P型离子注入区的间距从器件中心至边缘呈减小趋势，且P型离子注入区深度从器件中心至边缘呈减小趋势，使得器件肖特基接触区的面积从中心至边缘逐渐减小，从而减小了器件中心处与边缘处的温度差，有效抑制了局部电迁移现象的发生，提高器件的可靠性。
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