公开(公告)号：CN110993685B

公开(公告)日：2024-06-18

申请号：CN201910847196.0

申请日：2019-09-09

Applicant: 三星电子株式会社

Inventor： 金根楠 ,  黄有商

IPC: H01L29/423 ,  H10B12/00 ,  H01L21/28

Abstract: 公开了半导体器件及其制造方法。所述半导体器件包括：衬底，所述衬底具有沟槽；栅极介电层，所述栅极介电层覆盖所述沟槽的表面；栅电极，所述栅电极填充所述沟槽的下部；覆盖图案，所述覆盖图案在所述沟槽中位于所述栅电极上；以及功函数控制图案，所述功函数控制图案在所述沟槽中位于所述栅电极与所述覆盖图案之间。所述栅极介电层包括：第一区段，所述第一区段具有第一厚度并且设置在所述栅电极与所述沟槽之间；以及第二区段，所述第二区段具有第二厚度并且设置在所述覆盖图案与所述沟槽之间。所述第二厚度小于所述第一厚度。

公开(公告)号：CN118076100A

公开(公告)日：2024-05-24

申请号：CN202311529661.9

申请日：2023-11-16

Applicant: 三星电子株式会社

Inventor： 金炅焕 ,  崔贤根 ,  金根楠 ,  朴硕汉 ,  申硕浩 ,  慎重赞 ,  李基硕 ,  李相昊 ,  郑文泳

IPC: H10B12/00 ,  H10B53/30 ,  H10B53/40

Abstract: 提供了一种半导体器件。该半导体器件包括：下结构，包括位线；单元半导体主体，在下结构上与位线竖直地重叠；外围半导体主体，在下结构上，包括设置在与单元半导体主体的至少一部分相同水平上的部分；以及外围栅极，在外围半导体主体上，其中，外围半导体主体包括具有第一宽度的下区域、以及在下区域上具有大于第一宽度的第二宽度的上区域。

公开(公告)号：CN117956790A

公开(公告)日：2024-04-30

申请号：CN202311391879.2

申请日：2023-10-25

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  赵银珠 ,  金根楠 ,  朴硕韩 ,  申硕浩 ,  慎重赞 ,  尹熙燦

IPC: H10B12/00

Abstract: 一种半导体存储器件可以包括：衬底，包括单元阵列区和连接区；位线，提供在衬底上并在第一方向上延伸；第一有源图案和第二有源图案，在每条位线上沿第一方向交替地布置；背栅电极，设置在第一有源图案和第二有源图案中的相邻的第一有源图案和第二有源图案之间，并在第二方向上延伸以与位线交叉；第一字线和第二字线，分别与第一有源图案和第二有源图案相邻设置并在第二方向上延伸；以及屏蔽导电图案，包括分别设置在位线中的相邻位线之间的线部分和共同连接到线部分的板部分。屏蔽导电图案的线部分在第一方向上的长度可以比位线在第一方向上的长度短。

公开(公告)号：CN110021599B

公开(公告)日：2023-12-26

申请号：CN201910004071.1

申请日：2019-01-03

Applicant: 三星电子株式会社

Inventor： 金东完 ,  金根楠 ,  李周益

IPC: H10B12/00 ,  H01L23/528

Abstract: 一种半导体存储器件包括埋入在衬底的上部中并在第一方向上延伸的字线、以及连接到字线的字线接触插塞。字线的端部包括在第一方向上暴露的接触表面，并且字线接触插塞连接到该接触表面。

公开(公告)号：CN116981250A

公开(公告)日：2023-10-31

申请号：CN202310259397.5

申请日：2023-03-10

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  安濬爀 ,  金根楠 ,  尹灿植 ,  李明东

IPC: H10B12/00 ,  H10B63/10

Abstract: 公开半导体存储器器件和制造半导体存储器器件的方法。所述半导体存储器器件包括：半导体基底；器件隔离层，在半导体基底中限定有源部分；位线结构，在半导体基底上与有源部分相交；第一导电垫，在位线结构与有源部分之间；位线接触图案，在第一导电垫与位线结构之间；第一位线接触间隔件，覆盖第一导电垫的第一侧壁；以及第二位线接触间隔件，覆盖第一导电垫的第二侧壁，其中，第一导电垫具有与有源部分的顶表面接触的平坦的底表面，并且第一位线接触间隔件的宽度不同于第二位线接触间隔件的宽度。

公开(公告)号：CN112151358B

公开(公告)日：2023-08-08

申请号：CN202010258067.0

申请日：2020-04-03

Applicant: 三星电子株式会社

Inventor： 李东俊 ,  金根楠 ,  金大铉 ,  朴台镇 ,  韩成熙

IPC: H01L21/027 ,  H01L21/033 ,  H10B12/00 ,  G03F1/76 ,  G03F1/56 ,  G03F1/48

Abstract: 本发明公开了一种形成图案的方法、制造集成电路器件的方法以及该集成电路器件。该形成图案的方法包括：在第一区域和第二区域中在目标层上形成包括多个硬掩模层的硬掩模结构；在第一区域中形成第一光致抗蚀剂图案并在第二区域中形成第二光致抗蚀剂图案；通过将第一和第二光致抗蚀剂图案的形状转印到作为所述多个硬掩模层之一的可逆硬掩模层，形成包括多个开口的可逆硬掩模图案；通过用间隙填充硬掩模图案材料填充形成所述多个开口中的形成在第一区域中的开口，形成间隙填充硬掩模图案；以及通过在第一区域中将间隙填充硬掩模图案的形状转印到目标层并在第二区域中将可逆硬掩模图案的形状转印到目标层，由目标层形成特征图案。

公开(公告)号：CN116249346A

公开(公告)日：2023-06-09

申请号：CN202211536107.9

申请日：2022-12-01

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  郑文泳 ,  文钟淏 ,  俞瀚植 ,  金根楠 ,  崔贤根

IPC: H10B12/00 ,  H10B63/00 ,  G11C5/02 ,  G11C11/401 ,  G11C13/00

Abstract: 一种半导体存储器件可以包括：单元阵列结构，包括电连接到存储单元的第一接合焊盘；以及外围电路结构，包括第二接合焊盘，该第二接合焊盘电连接到外围电路并接合到第一接合焊盘。单元阵列结构可以包括：堆叠，包括在垂直方向上堆叠的水平导电图案；包括垂直导电图案的垂直结构，垂直导电图案在垂直方向上与堆叠交叉；以及提供在覆盖堆叠的一部分的平坦化绝缘层中的电力电容器。

公开(公告)号：CN116130455A

公开(公告)日：2023-05-16

申请号：CN202210802412.1

申请日：2022-07-07

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  金根楠 ,  金容锡 ,  金熙中 ,  赵珉熙 ,  黄有商

IPC: H01L23/538 ,  H01L29/10 ,  H10B12/00

Abstract: 提供了一种半导体存储器装置，所述半导体存储器装置包括：堆叠结构，包括竖直堆叠在基底上的层组并且包括字线、沟道层和电连接到沟道层的数据存储元件；以及位线，在堆叠结构的一侧上竖直延伸，其中，层组中的每个的字线在平行于基底的顶表面的第一方向上延伸，层组包括顺序堆叠的第一层组和第二层组，沟道层在第一层组的字线下方，沟道层在第二层组的字线上方，并且位线包括连接到第一层组的沟道层的第一突起部分以及连接到第二层组的沟道层的第二突起部分。

公开(公告)号：CN115939180A

公开(公告)日：2023-04-07

申请号：CN202210634014.3

申请日：2022-06-06

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  金根楠 ,  金熙中 ,  李元锡 ,  赵珉熙

IPC: H01L29/10 ,  H01L23/538 ,  H01L29/423 ,  H10B12/00 ,  H10B63/10

Abstract: 可以提供一种半导体存储器件。所述半导体存储器件可以包括：位线；沟道图案，所述沟道图案位于所述位线上，所述沟道图案包括设置在所述位线上的水平沟道部分和从所述水平沟道部分垂直延伸的垂直沟道部分；字线，所述字线设置在所述沟道图案上以与所述位线交叉，所述字线包括设置在所述水平沟道部分上的水平部分和从所述水平部分垂直延伸以面对所述垂直沟道部分的垂直部分；以及栅极绝缘图案，所述栅极绝缘图案设置在所述沟道图案与所述字线之间。

公开(公告)号：CN115799312A

公开(公告)日：2023-03-14

申请号：CN202211093457.2

申请日：2022-09-08

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  金根楠 ,  金熙中 ,  赵珉熙

IPC: H01L29/10 ,  H01L29/423 ,  H01L29/786

Abstract: 一种半导体装置，包括：衬底；在衬底上的栅电极；在衬底和栅电极之间的沟道层，沟道层包括非晶氧化物半导体，并且栅电极的宽度大于沟道层的宽度；连接到沟道层的第一侧表面的第一导电电极；以及连接到沟道层的第二侧表面的第二导电电极。